cadence中lvs报错

Question

本人是个初学者，先画的版图，再画的原理图。在cadence中跑lvs时出现syschematic有missing port，和layout中的一条WL对应不上该怎么解决。而且很奇怪的是我画的是阵列，但只有最后一行WL出现错误，明明都是一样的。想问一下各位佬们missing port到底是个什么问题，和missing net之类的有什么区别吗

Answer 1

上午好☀️☀️☀️️
本答案参考通义千问

在Cadence工具中运行LVS（Layout vs Schematic）时，missing port 和 missing net 是常见的错误类型，它们反映了原理图和版图之间的不一致。以下是对这些问题的详细解释以及解决方法。

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1. 什么是 missing port？

• 定义：missing port 表示原理图中的某个端口（port）在版图中没有对应的连接或未正确映射。
• 原因：
  • 原理图中的端口未在版图中正确标记为相应的引脚（pin）。
  • 版图中缺少与原理图端口相对应的连接。
  • 端口名称不匹配（大小写、拼写错误等）。
  • 版图中某些引脚未被正确识别。

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2. 什么是 missing net？

• 定义：missing net 表示版图中的某条网络（net）在原理图中没有对应的连接。
• 原因：
  • 原理图中缺少某个网络的定义。
  • 版图中的某些连线未正确映射到原理图中的网络。
  • 版图中的某些连线未连接到任何端口。

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3. 为什么只有最后一行 WL 出现错误？

• 这种情况可能是因为：
  1. 阵列设计的特殊性：阵列的最后一行可能与其他行有所不同（例如，接线方式、引脚配置等），导致 LVS 检测到不一致性。
  2. 遗漏的端口或引脚：最后一行的某些引脚可能未在原理图中正确标注。
  3. 工具解析问题：Cadence 的 LVS 工具可能会对某些复杂结构（如阵列）解析不完全。

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4. 解决方案

以下是解决问题的具体步骤：

(1) 检查原理图和版图的端口映射

1. 打开原理图和版图文件。
2. 确认原理图中的所有端口是否在版图中都有对应的引脚。
   • 如果缺少引脚，需要在版图中添加缺失的引脚。
   • 如果端口名称不同，需要统一命名。

(2) 检查 WL 网络的连接

1. 在版图中找到最后一行 WL 的连接。
2. 确保 WL 网络在版图中与其他行保持一致。
3. 如果最后一行的 WL 网络与其他行的连接方式不同，检查原理图中是否有对应的定义。

(3) 使用 LVS 日志定位具体问题

1. 查看 LVS 报告的日志文件，找出具体的 missing port 错误信息。
2. 根据日志提示，定位到具体的端口或网络。

(4) 修改版图或原理图

• 如果是版图的问题：
  • 在版图编辑器中添加缺失的引脚或修复连接。
• 如果是原理图的问题：
  • 在原理图编辑器中补充缺失的端口或网络。

(5) 再次运行 LVS

• 修改完成后，重新运行 LVS，检查是否还有其他错误。

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5. 示例代码：修改版图中的引脚

假设你在版图中发现最后一行 WL 缺少引脚，可以使用 Cadence 的版图编辑工具（如 Virtuoso Layout Editor）手动添加引脚。以下是一个简单的操作步骤：

1. 打开版图文件。
2. 找到最后一行 WL 的连接点。
3. 添加一个引脚，并将其名称设置为与原理图中的端口一致。

# 手动添加引脚的伪代码
1. 打开版图文件
2. 定位 WL 网络的最后一个引脚位置
3. 添加引脚
    - 名称: "WL_last"
    - 类型: "Port"
4. 保存版图

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6. 总结

• missing port 和 missing net 是 LVS 中常见的错误类型，分别表示原理图和版图之间的端口或网络不匹配。
• 针对你的问题，建议从以下几个方面入手：
  1. 检查原理图和版图的端口映射。
  2. 确保 WL 网络在版图和原理图中一致。
  3. 使用 LVS 日志定位具体问题。
  4. 修改版图或原理图后重新运行 LVS。

如果仍有疑问，可以提供更多细节（如日志文件内容或具体电路结构），我可以进一步帮助你分析！