如何正确使用create_generated_clock -edges定义时钟边沿以避免时序分析错误？

Question

在数字设计中，正确使用`create_generated_clock -edges`定义时钟边沿对时序分析至关重要。常见的技术问题是如何准确指定生成时钟的边沿关系以避免虚假路径或遗漏路径。 例如，在分频器电路中，如果输出时钟的上升沿与输入时钟的边沿关系未正确定义，可能导致STA（静态时序分析）工具误判建立时间和保持时间违例。此时需明确指定`-source`和`-edges`参数，确保生成时钟的每个边沿都能正确映射到源时钟的对应边沿。 问题：当使用D型触发器实现50%占空比的二分频电路时，如何通过`create_generated_clock -edges`命令定义输出时钟的两个边沿（上升沿和下降沿）与输入时钟的具体关系，以避免时序分析工具产生错误报告？