Quartus添加逻辑分析仪时SignalTap无法识别信号？

Question

在使用Quartus Prime向FPGA设计添加逻辑分析仪时，SignalTap II常出现无法识别用户信号的问题。典型表现为：SignalTap中“Node Finder”搜索不到设计中的内部信号，或信号列表为空。该问题多因综合优化导致信号被移除，或未正确设置SignalTap的触发信号层次结构。此外，若信号未在顶层设计实例化，或使用了黑盒模块、流水线优化，也会造成信号不可见。建议关闭“Remove unreferenced signals”优化选项，并确保待观测信号未被优化，同时检查工程编译流程是否完整。

Answer 1

SignalTap II 无法识别用户信号问题的深度解析与系统性解决方案

1. 问题现象概述

在使用 Quartus Prime 向 FPGA 设计集成 SignalTap II 逻辑分析仪时，开发者常遇到“Node Finder”搜索不到设计中的内部信号，或信号列表为空的问题。该现象直接影响调试效率，尤其在复杂设计中难以定位关键路径行为。

• 典型表现：SignalTap 的 Node Finder 返回空结果或仅显示顶层端口。
• 常见诱因：综合优化移除未显式引用的信号、层次结构不匹配、黑盒模块屏蔽内部节点。
• 影响范围：跨模块通信信号、流水线中间状态、状态机内部变量等易受影响。

2. 根本原因分析（由浅入深）

1. 综合阶段信号被优化移除：Quartus 默认启用“Remove unreferenced signals”，导致未驱动输出引脚的内部信号被删除。
2. SignalTap 触发域层级设置错误：若采样时钟域与目标信号所在模块层次不一致，Node Finder 无法正确遍历实例树。
3. 黑盒模块（Black-Box）或 IP 核封装：第三方 IP 或仿真模型隐藏内部结构，SignalTap 无法穿透访问其内部节点。
4. 未在顶层设计中实例化观测模块：SignalTap 仅扫描顶层实例化的设计实体，孤立模块不会被纳入网表。
5. 流水线优化与寄存器重定时：Advanced Synthesis Settings 中启用寄存器平衡可能导致中间信号合并或重命名。

3. 关键配置检查清单

检查项	推荐设置	配置路径
Remove unreferenced signals	Off (保留未引用信号)	Assignments → Settings → Compiler Settings → Advanced Settings (Synthesis)
Fitter保留信号	启用“Preserve unused registers”	Fitter Settings → Optimizations
SignalTap 触发时钟域	选择与待测信号同频同源时钟	SignalTap Instance → Clock Setup
工程编译完整性	确保已完成全编译（Full Compilation）	Processing → Start Compilation
设计实体可见性	确认模块已实例化于顶层文件	原理图或RTL视图验证

4. 解决方案实施流程图

```mermaid
graph TD
    A[启动SignalTap II Logic Analyzer] --> B{Node Finder为空?}
    B -- 是 --> C[检查综合优化设置]
    C --> D[关闭Remove unreferenced signals]
    D --> E[重新全编译工程]
    E --> F[验证信号是否出现]
    F -- 否 --> G[检查模块实例化层次]
    G --> H[确认目标信号位于可访问层级]
    H --> I[调整SignalTap触发域至对应模块]
    I --> J[再次运行Node Finder]
    J -- 仍失败 --> K[添加keep属性约束]
    K --> L[使用syn_keep或noprune]
    L --> M[完成编译并加载SignalTap]
```
    

5. 高级调试技巧与代码级干预

当标准配置无效时，需通过代码层面强制保留信号：

// Verilog 示例：使用 synthesis keep 属性
reg [7:0] debug_state /* synthesis noprune */;
wire internal_signal = some_logic && enable;
assign internal_signal /* synthesis keep */ = comb_out;

// VHDL 示例：使用属性声明
signal debug_counter : std_logic_vector(15 downto 0);
attribute preserve : boolean;
attribute preserve of debug_counter : signal is true;
    

上述方法可绕过综合器优化策略，确保关键调试信号始终保留在网表中。

6. 编译流程完整性验证

SignalTap 依赖完整的编译流程生成可映射的数据库文件（.ddb），以下步骤必须严格执行：

• 执行“Start Analysis & Elaboration”以展开设计层次。
• 运行“Start Synthesis”生成初步网表。
• 完成“Start Fitting”将逻辑映射到物理资源。
• 最终生成编程文件（.sof）前，SignalTap 才能访问完整节点信息。

若跳过任一阶段，Node Finder 将无法获取最新信号拓扑。