set_clock_groups -asynchronous -allow_path作用是什么？

Question

在多时钟域设计中，使用 `set_clock_groups -asynchronous -allow_path` 约束的作用是什么？该约束常用于异步时钟之间，禁止时序分析工具进行跨时钟路径的时序检查，避免误报建立/保持时间违例。但为何在某些情况下即使设置了此约束，综合或布局布线工具仍会报告跨时钟域路径的时序问题？是否需要额外配合 false_path 或 clock group 类型设置？该约束与 `set_false_path` 在异步处理中的区别和应用场景分别是什么？

Answer 1

一、多时钟域设计中的时序约束机制分析

1. 基础概念：什么是异步时钟与跨时钟域路径？

在现代数字集成电路设计中，尤其是SoC或FPGA系统中，往往存在多个独立的时钟源。这些时钟可能频率不同、相位无关，甚至来自不同的晶振，被称为异步时钟。当数据信号从一个时钟域传递到另一个异步时钟域时，就形成了所谓的跨时钟域（CDC, Clock Domain Crossing）路径。

由于异步时钟之间没有固定的相位关系，传统的建立（setup）和保持（hold）时间检查在此类路径上不再适用，容易导致误报时序违例。

2. set_clock_groups -asynchronous -allow_path 的作用解析

该约束用于明确告知综合（Synthesis）和静态时序分析（STA）工具：指定的两个或多个时钟组是异步的，彼此之间不需要进行跨时钟域的时序分析。

set_clock_groups -asynchronous -group {CLK_A} -group {CLK_B}

其中：

• -asynchronous：声明组间为异步关系。
• -allow_path（可选，默认行为）：允许逻辑路径存在，但不进行时序检查。

此命令的作用层次高于单个路径约束，是对整个时钟组之间的全局策略设定。

3. 为何设置了 clock_group 约束仍会报告时序问题？

尽管 set_clock_groups 是推荐的异步处理方式，但在实际工程中，以下情况可能导致工具仍然报告跨时钟路径违例：

原因	说明
约束未覆盖所有相关时钟	遗漏了某个衍生时钟或虚拟时钟，导致部分路径未被识别为异步
工具执行顺序问题	SDC约束加载顺序错误，clock group 在时钟定义前应用
存在隐式同步路径	如复位信号、使能信号跨越时钟域且未正确处理
布局布线阶段重新启用分析	某些P&R工具默认对未约束路径进行保守检查
与其他约束冲突	例如与 set_false_path 或 set_max_delay 冲突

4. 是否需要配合 false_path 使用？

通常情况下，set_clock_groups -asynchronous 已足以屏蔽所有跨组路径的时序检查，无需额外添加 set_false_path。但在以下场景中建议补充使用：

1. 设计中存在部分“伪异步”路径，需特别排除；
2. 遗留代码或IP模块未完全遵循 clock group 规范；
3. 调试阶段临时屏蔽特定CDC路径以定位问题；
4. 某些旧版工具对 clock group 支持不完整。

示例补充约束：

set_false_path -from [get_clocks CLK_A] -to [get_clocks CLK_B]

5. set_clock_groups 与 set_false_path 的区别对比

两者均可用于禁用时序检查，但语义和应用场景有本质差异：

维度	set_clock_groups	set_false_path
抽象层级	系统级（时钟组）	路径级（点对点）
维护性	高（一次定义，全局生效）	低（需枚举每条路径）
可读性	强（体现架构意图）	弱（易成“补丁堆叠”）
适用范围	所有跨异步时钟路径	特定路径或例外情况
工具优化影响	允许工具忽略整个组间路径优化	仅跳过时序检查，不影响其他优化

6. 实际应用中的最佳实践流程图

graph TD
            A[识别所有时钟源] --> B{是否同步?}
            B -- 是 --> C[设置互斥clock groups或无特殊处理]
            B -- 否 --> D[使用set_clock_groups -asynchronous]
            D --> E[验证约束覆盖率]
            E --> F{是否存在特殊路径?}
            F -- 是 --> G[添加set_false_path作为补充]
            F -- 否 --> H[完成约束设置]
            G --> H
            H --> I[运行综合与P&R]
            I --> J[检查STA报告中的CDC路径]
            J --> K{仍有违例?}
            K -- 是 --> L[排查约束遗漏或工具兼容性]
            K -- 否 --> M[通过]

7. 高级注意事项与调试技巧

对于拥有5年以上经验的工程师，应关注如下深层问题：

• 衍生时钟处理：使用 create_generated_clock 后需确保其归属正确的 clock group。
• 多驱动时钟网络：在FPGA中，MMCM/PLL输出时钟需显式分组。
• 异步复位跨域：即使主时钟已分组，异步复位信号若跨时钟域传播，仍需单独处理。
• 功耗优化影响：某些低功耗流程中，clock gating 单元可能引入新的CDC路径。
• 形式验证协同：建议结合SpyGlass CDC或VC Formal进行结构性CDC检查，弥补时序约束盲区。

此外，可通过Tcl脚本自动化检测未被 clock group 覆盖的跨时钟路径：

foreach_in_collection path [get_timing_paths -through [all_fanout -flat -endpoints_only]] {
        set src_clk [get_property $path startpoint_clock]
        set dst_clk [get_property $path endpoint_clock]
        if { $src_clk != $dst_clk && ![is_asynchronous_group $src_clk $dst_clk] } {
            puts "Warning: Unconstrained CDC path from $src_clk to $dst_clk"
        }
    }