Allegro PCB中如何移除封装内的小焊盘？

Question

在Allegro PCB设计中，如何安全移除封装内不需要的小焊盘（如测试点或冗余引脚焊盘）？直接删除可能导致网络连接异常或DRC报错。常见问题是：焊盘与引脚（Pin）关联后无法单独删除，或删除后仍保留网络属性。应如何通过Edit Padstack替换为空焊盘或使用Void方式处理？同时避免影响信号完整性和制造输出？

Answer 1

Allegro PCB设计中安全移除冗余焊盘的系统化方法

1. 问题背景与常见误区

在高速PCB设计中，封装内常包含测试点、调试引脚或未使用的引脚焊盘（如NC引脚）。这些焊盘若在后期确认无需使用，直接通过图形编辑工具删除将引发严重后果：

• 破坏Pin与网络的物理连接关系
• 导致DRC（Design Rule Check）报“Unconnected Pin”错误
• 制造输出（Gerber/ODB++）仍保留残留铜皮，造成短路风险
• 信号完整性分析中出现悬空网络节点

根本原因在于：焊盘是Padstack实例，与Symbol中的Pin绑定，不能孤立删除。

2. 核心原理：Padstack与Pin的绑定机制

在Allegro中，每个引脚（Pin）由以下元素构成：

组件	说明
Padstack	定义焊盘的层结构、形状、尺寸等物理属性
Pin Number	逻辑编号，关联原理图
Net Connection	电气网络属性
Symbols	封装符号容器

因此，修改必须在Padstack层级进行，而非图形层面直接擦除。

3. 安全移除策略一：Edit Padstack替换为空焊盘（Null Padstack）

1. 进入Setup → Application Extensions → Pad Editor
2. 复制原焊盘类型（如SMD RECT）并重命名为NULL_0x0
3. 将所有层（BEGIN/DEFAULT/END）的尺寸设为0
4. 保存为新Padstack并导入库
5. 返回PCB Editor，执行Edit → Properties选择目标Pin
6. 右键→Change Padstack...，应用NULL_0x0
7. 检查DRC是否消除异常

该方法保留Pin存在性但无实际铜皮，适用于需保持引脚编号一致性的场合。

4. 安全移除策略二：使用Void方式处理

对于已布线但需屏蔽特定区域的情况，可采用“Anti-Pad + Void”组合：

:: 使用Allegro命令：
add void circle x y r
或通过Shape → Global Shape Edit → Exclude Voids
    

在电源层或信号层创建圆形/矩形挖空区，覆盖原焊盘位置。注意：

• 必须确保Void穿透所有相关层
• 避免与相邻网络间距违反最小电气间隙

5. 流程图：安全移除焊盘决策路径

graph TD
            A[识别冗余焊盘] --> B{是否影响网络连接?}
            B -- 是 --> C[使用Edit Padstack替换为Null]
            B -- 否 --> D[评估是否需要保留Pin]
            D -- 需要 --> C
            D -- 不需要 --> E[考虑删除整个Pin]
            C --> F[更新封装库]
            F --> G[运行DRC验证]
            G --> H[输出制造文件检查]

6. 制造输出注意事项

即使视觉上焊盘“消失”，仍需验证最终输出：

输出项	检查要点
Gerber Files	确认对应层无残留铜皮
Drill File	无多余钻孔记录
Netlist	网络表中该Pin是否仍存在但未连接
Assembly Drawing	装配图标注是否正确忽略该焊盘

建议使用Valor NPI或GC-Prevue进行DFM预审。

7. 高级技巧：批量处理与脚本自动化

对于多板复用场景，可通过Skill脚本实现自动化：

; 示例：allegro.il 中的函数片段
defun remove_pad_by_name(symname padname)
    let((sym)
        sym = selectObject(dbOpenSymbol(symname))
        foreach(pad sym->pins)
            if( equal(pad->name padname) then
                dbChangeProperty(pad "PADSTACK_NAME" "NULL_0x0")
            )
        )
    )
)
    

结合Excel生成规则清单，提升大型项目维护效率。

8. 信号完整性影响评估

尽管物理焊盘被移除，但仍需关注：

• Stub效应：残余引脚长度可能形成传输线stub
• 容性负载：即使无焊盘，Pin在介质中仍具寄生电容
• 串扰路径：邻近走线受空置Pin影响

建议在HyperLynx或Sigrity中对比前后仿真结果。