verilog中，异步fifo连续读写代码。当full还没有等于1时，要提前几个时钟终止写，代码是？

Question

verilog中，异步fifo连续读写代码。当full还没有等于1时，要提前几个时钟终止写，比如if(almost_full) wr_en <= 0，这样才会使写数据不丢失。同时，读功能必须允许根据empty且人为控制读的功能（比如我想根据某个条件读--信号rd_en）。代码是什么？

Answer 1

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在异步FIFO设计中，为了避免写数据丢失，通常需要设置一个"almost_full"信号来提前终止写操作。以下是完整的异步FIFO实现代码：

异步FIFO模块代码

module async_fifo #(
    parameter DATA_WIDTH = 8,
    parameter ADDR_WIDTH = 4,
    parameter ALMOST_FULL_THRESHOLD = 2  // 提前2个时钟周期终止写
)(
    // 写时钟域
    input  wire                  wr_clk,
    input  wire                  wr_rst_n,
    input  wire                  wr_en,
    input  wire [DATA_WIDTH-1:0] wr_data,
    output wire                  full,
    output wire                  almost_full,
    
    // 读时钟域  
    input  wire                  rd_clk,
    input  wire                  rd_rst_n,
    input  wire                  rd_en,
    output wire [DATA_WIDTH-1:0] rd_data,
    output wire                  empty
);


// 内部信号定义
reg [ADDR_WIDTH:0] wr_ptr, wr_ptr_gray;
reg [ADDR_WIDTH:0] rd_ptr, rd_ptr_gray;
reg [ADDR_WIDTH:0] wr_ptr_sync1, wr_ptr_sync2;
reg [ADDR_WIDTH:0] rd_ptr_sync1, rd_ptr_sync2;


// FIFO存储器
reg [DATA_WIDTH-1:0] fifo_mem [(1<<ADDR_WIDTH)-1:0];


// 指针转换函数
function [ADDR_WIDTH:0] bin2gray;
    input [ADDR_WIDTH:0] bin;
    begin
        bin2gray = bin ^ (bin >> 1);
    end
endfunction


// 写指针逻辑
always @(posedge wr_clk or negedge wr_rst_n) begin
    if (!wr_rst_n) begin
        wr_ptr <= 0;
        wr_ptr_gray <= 0;
    end else if (wr_en && !full) begin
        wr_ptr <= wr_ptr + 1;
        wr_ptr_gray <= bin2gray(wr_ptr + 1);
    end
end


// 读指针同步到写时钟域
always @(posedge wr_clk or negedge wr_rst_n) begin
    if (!wr_rst_n) begin
        rd_ptr_sync1 <= 0;
        rd_ptr_sync2 <= 0;
    end else begin
        rd_ptr_sync1 <= rd_ptr_gray;
        rd_ptr_sync2 <= rd_ptr_sync1;
    end
end


// 读指针逻辑
always @(posedge rd_clk or negedge rd_rst_n) begin
    if (!rd_rst_n) begin
        rd_ptr <= 0;
        rd_ptr_gray <= 0;
    end else if (rd_en && !empty) begin
        rd_ptr <= rd_ptr + 1;
        rd_ptr_gray <= bin2gray(rd_ptr + 1);
    end
end


// 写指针同步到读时钟域
always @(posedge rd_clk or negedge rd_rst_n) begin
    if (!rd_rst_n) begin
        wr_ptr_sync1 <= 0;
        wr_ptr_sync2 <= 0;
    end else begin
        wr_ptr_sync1 <= wr_ptr_gray;
        wr_ptr_sync2 <= wr_ptr_sync1;
    end
end


// 空满判断
assign full = (wr_ptr_gray == {~rd_ptr_sync2[ADDR_WIDTH:ADDR_WIDTH-1], 
                               rd_ptr_sync2[ADDR_WIDTH-2:0]});
assign empty = (rd_ptr_gray == wr_ptr_sync2);


// almost_full计算：当剩余空间小于等于阈值时置位
wire [ADDR_WIDTH:0] wr_ptr_bin_next = wr_ptr + 1;
wire [ADDR_WIDTH:0] rd_ptr_bin_sync;
reg [ADDR_WIDTH:0] fifo_count;


// 格雷码转二进制（简化版，用于almost_full计算）
always @(*) begin
    rd_ptr_bin_sync = 0;
    for (integer i = 0; i <= ADDR_WIDTH; i = i + 1) begin
        rd_ptr_bin_sync = rd_ptr_bin_sync ^ (rd_ptr_sync2 >> i);
    end
end


// FIFO中数据个数计算
assign fifo_count = (wr_ptr >= rd_ptr_bin_sync) ? 
                   (wr_ptr - rd_ptr_bin_sync) : 
                   ((1 << (ADDR_WIDTH + 1)) - rd_ptr_bin_sync + wr_ptr);


// almost_full信号：当剩余空间 <= ALMOST_FULL_THRESHOLD 时置位
assign almost_full = (fifo_count >= ((1 << ADDR_WIDTH) - ALMOST_FULL_THRESHOLD));


// 写数据到FIFO
always @(posedge wr_clk) begin
    if (wr_en && !full) begin
        fifo_mem[wr_ptr[ADDR_WIDTH-1:0]] <= wr_data;
    end
end


// 从FIFO读数据
assign rd_data = fifo_mem[rd_ptr[ADDR_WIDTH-1:0]];


endmodule

使用示例

module fifo_controller(
    input  wire        clk,
    input  wire        rst_n,
    input  wire [7:0]  data_in,
    input  wire        data_valid,
    output wire [7:0]  data_out,
    output wire        data_ready
);


// FIFO实例化
async_fifo #(
    .DATA_WIDTH(8),
    .ADDR_WIDTH(4),
    .ALMOST_FULL_THRESHOLD(2)  // 提前2个时钟周期停止写
) fifo_inst (
    .wr_clk(clk),
    .wr_rst_n(rst_n),
    .wr_en(wr_en_actual),
    .wr_data(data_in),
    .full(full),
    .almost_full(almost_full),
    
    .rd_clk(clk),  // 同步FIFO，同时钟
    .rd_rst_n(rst_n),
    .rd_en(rd_en_actual),
    .rd_data(data_out),
    .empty(empty)
);


// 写控制逻辑：当almost_full时提前停止写
reg wr_en_reg;
wire wr_en_actual = data_valid && wr_en_reg;


always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        wr_en_reg <= 1'b1;
    end else begin
        // 当almost_full为1时，提前停止写操作
        if (almost_full) begin
            wr_en_reg <= 1'b0;
        end else if (!full) begin
            wr_en_reg <= 1'b1;
        end
    end
end


// 读控制逻辑：可根据任意条件控制读
reg rd_en_reg;
wire rd_en_actual = !empty && rd_en_reg;


// 示例：当检测到特定条件时读数据
reg [2:0] read_condition;
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        rd_en_reg <= 1'b0;
        read_condition <= 3'b0;
    end else begin
        // 这里可以根据任意条件控制读使能
        // 示例：当read_condition满足时读数据
        if (/* 你的读条件 */ read_condition == 3'b101) begin
            rd_en_reg <= 1'b1;
        end else begin
            rd_en_reg <= 1'b0;
        end
        
        // 更新读条件（示例）
        read_condition <= read_condition + 1;
    end
end


assign data_ready = !empty;


endmodule

关键特性说明

1. almost_full机制：通过ALMOST_FULL_THRESHOLD参数设置提前停止写的阈值
2. 灵活的读控制：rd_en信号可以基于任意用户定义的条件
3. 异步时钟支持：写时钟和读时钟可以不同频率
4. 格雷码同步：避免亚稳态问题

这样设计可以确保在FIFO真正满之前提前停止写操作，防止数据丢失，同时提供灵活的读控制机制。