TMS320F28335 PGFA如何配置ADC采样率？

Question

在使用TMS320F28335 PGFA进行ADC采样时，如何正确配置ADC采样率以满足高精度实时控制需求？常见问题包括：系统时钟与ADC时钟分频关系不清晰，导致实际采样速率偏离设计预期；未合理设置ADC转换周期（ACQ_PS）与启动源（如PWM触发），造成采样窗口过短或时序冲突；多通道轮询采样时，因排序器（SEQ1/SEQ2）配置不当引发采样延迟累积。此外，CPU频率、HSPCLK分频系数与模拟前端响应时间的匹配也常被忽略，影响采样精度与系统稳定性。如何结合器件手册计算最大可用采样率，并通过寄存器配置实现精确可控的ADC采样时序？

Answer 1

基于TMS320F28335 PGFA的高精度ADC采样率配置与实时控制优化

1. 系统时钟架构与ADC时钟源关系分析

TMS320F28335的ADC模块依赖于高速外设时钟（HSPCLK），而HSPCLK来源于系统主时钟（SYSCLKOUT），通常由外部晶振经PLL倍频后生成。假设系统使用30MHz晶振，PLL设置为×10，则SYSCLKOUT = 150MHz。HSPCLK通过SYSCONFIG寄存器中的HISPCP位域进行分频，支持1/1、1/2、…、1/7共七种分频模式。

HISPCP[2:0]	HSPCLK 分频系数	对应 HSPCLK 频率 (SYSCLK=150MHz)
000	1	150 MHz
001	2	75 MHz
010	4	37.5 MHz
011	6	25 MHz
100	8	18.75 MHz
101	10	15 MHz
110	12	12.5 MHz
111	14	~10.71 MHz

ADC内核工作时钟（ADCCLK）由HSPCLK进一步分频得到，分频系数由ADCTRL3寄存器的ADCCLKPS决定，其有效范围为0–7，实际分频值为(ADCCLKPS + 1)。因此：

ADCCLK = HSPCLK / (ADCCLKPS + 1)

2. ADC转换周期与ACQ_PS参数配置

在TMS320F28335中，ADC采样窗口长度由ADCTRL1寄存器中的ACQ_PS[1:0]字段控制，代表采样保持预分频值，取值为0–3，对应采样周期为(ACQ_PS + 1) × 2 × ADCCLK周期。例如，若ADCCLK = 25MHz（周期40ns），ACQ_PS=3，则采样时间为(3+1)×2×40ns = 320ns。

• ACQ_PS = 0: 2 × ADCCLK 周期
• ACQ_PS = 1: 4 × ADCCLK 周期
• ACQ_PS = 2: 6 × ADCCLK 周期
• ACQ_PS = 3: 8 × ADCCLK 周期

采样时间必须足够长以确保模拟输入信号在采样电容上建立稳定电压，尤其对于高阻抗传感器或长走线前端电路。一般建议最小采样时间 ≥ 150ns，否则将引入非线性误差和信噪比下降。

3. 最大可用采样率计算方法

单次ADC转换包含两个阶段：采样（Sample）和转换（Convert）。后者固定为12.5个ADCCLK周期（TMS320F28335数据手册规定）。总转换时间如下：

T_total = T_sample + T_convert = [(ACQ_PS + 1) × 2 + 12.5] × T_ADCCLK

以ADCCLK = 25MHz（T=40ns）、ACQ_PS=3为例：

T_total = (8 + 12.5) × 40ns = 820ns → 最大采样率 ≈ 1.22 MSps

若使用SEQ1顺序采样8通道，则完整序列耗时为8 × 820ns = 6.56μs，对应整体序列采样率约为152.4kHz。此值即为多通道轮询下的最大可用采样率。

4. 启动源选择与时序同步机制

为满足实时控制需求，应优先采用PWM事件触发ADC启动（SOC, Start-of-Conversion），如ePWM模块的TBCTR=0或CCCTR=PRD等事件。这可保证每次电流/电压采样发生在功率器件开关动作后的固定延迟时刻，避免动态干扰。

1. 配置ePWMx SOCA/B 触发源（如TBCTR=0）
2. 将ADCCTRL2[15:8] 设置为对应SOC源（如EPWM1A SOC）
3. 使能ADC排序器中断（EOC）用于数据读取或后续控制任务调度

错误配置可能导致SOC信号重叠或错过，造成采样丢失或竞争条件。

5. 排序器（SEQ1/SEQ2）配置策略与延迟累积问题

SEQ1支持最多8通道自动排序，SEQ2支持最多4通道。若启用连续自动排序模式（CONTINUOUS RUN），则每次触发后执行全部通道转换；若使用一次性模式，则需重新触发。

graph TD A[PWM周期开始] --> B{SOC触发} B --> C[启动SEQ1] C --> D[CH0采样] D --> E[CH0转换] E --> F[CH1采样] F --> G[CH1转换] G --> H[...直至CH7完成] H --> I[EOC中断] I --> J[读取结果并执行PI控制]

当多个排序器嵌套或交叉使用时，若未合理分配优先级（SEQ1 > SEQ2），可能发生抢占延迟。推荐仅使用SEQ1执行关键通道（如三相电流），其余非关键信号使用软件触发或低优先级序列。

6. 模拟前端响应时间与系统稳定性匹配

模拟信号调理电路（如运放驱动、RC滤波）的时间常数必须小于ADC采样窗口。例如，若前端RC滤波τ=100ns，则要求采样时间 ≥ 5τ = 500ns。若ACQ_PS不足导致采样时间过短，则会出现“孔径误差”。

解决方案包括：

• 增加ACQ_PS以延长采样时间
• 降低ADCCLK频率（增大ADCCLKPS）
• 优化前端驱动能力（使用高速运放）
• 避免高阻抗直接接入ADC引脚