Unable to converge in transient analysis due to tight ABSTOL settings

Question

在SPICE类电路仿真中，设置过小的ABSTOL（如低于1e-12）可能导致瞬态分析无法收敛。ABSTOL控制电流和电压的绝对容差，过紧的容差使求解器在迭代过程中难以满足残差收敛条件，尤其在包含快速切换器件或强非线性元件的电路中更为明显。常见表现为仿真停滞、报错“Unable to converge in transient analysis due to tight ABSTOL settings”或长时间迭代无进展。该问题常被误判为模型或拓扑错误，实则源于数值求解器的精度与稳定性权衡失当。

Answer 1

1. 问题背景与基本概念解析

在SPICE类电路仿真中，ABSTOL（Absolute Tolerance）是控制求解器在非线性迭代过程中判断电流和电压残差是否收敛的关键参数。默认值通常为1e-12 A/V，在大多数标准模拟电路中表现良好。然而，当用户出于“更高精度”目的将其设置过小（如1e-15甚至更低），反而可能引发瞬态分析无法收敛的问题。

这种现象的本质在于：SPICE使用牛顿-拉夫森（Newton-Raphson）方法进行非线性方程求解，每一步迭代需满足残差低于容差阈值。ABSTOL直接影响残差的归一化方式：

• 电压残差：|ΔV| < VNTOL 或 ABSTOL / Gmin
• 电流残差：|I_out - I_in| < ABSTOL

当ABSTOL过小，即使物理上合理的微小不平衡也被视为不收敛，导致迭代次数激增或完全停滞。

2. 典型症状与误判路径

现象	常见误判原因	实际根源
仿真长时间无进展	模型存在错误	ABSTOL过紧导致迭代卡死
报错“Failed to find steady state”	电源启动异常	初始工作点因高精度要求无法收敛
瞬态步长急剧缩小至1e-20s级	拓扑振荡或寄生反馈	数值噪声触发时间步回退机制
内存溢出或崩溃	仿真规模过大	过度迭代积累状态数据

许多工程师在面对上述问题时，倾向于检查模型参数、连接拓扑或更换器件模型，却忽略了仿真控制选项中的“隐形杀手”——ABSTOL设置不当。

3. 深层机理：数值稳定性与精度的博弈

* 示例：修改ABSTOL的Netlist片段
.OPTIONS ABSTOL=1e-15 RELTOL=1e-7 VNTOL=1e-9
.TRAN 1n 10u UIC

上述设置看似提升了精度，实则破坏了数值稳定性。原因如下：

1. 浮点数舍入误差：双精度浮点数的有效位约为15~16位，若ABSTOL设为1e-15，则残差需精确到接近机器精度极限，任何计算噪声都会导致失败。
2. 强非线性元件放大扰动：如MOSFET跨导区、二极管指数特性，在微小电压变化下产生较大电流跳变，难以满足极低ABSTOL下的残差约束。
3. 时间步长控制联动失效：SPICE通过局部截断误差调整步长，ABSTOL过小使误差评估过于敏感，频繁减小步长直至冻结。

4. 分析流程与诊断方法

graph TD A[仿真卡住或报错] --> B{是否出现大量迭代?} B -- 是 --> C[检查.OPTIONS中ABSTOL/RELTOL] B -- 否 --> D[排查拓扑/模型问题] C --> E[尝试恢复默认ABSTOL=1e-12] E --> F[观察收敛行为变化] F --> G{是否恢复正常?} G -- 是 --> H[确认为ABSTOL设置问题] G -- 否 --> I[进一步分析非线性节点]

建议启用以下诊断手段：

• 开启.OPTION POST=2以记录详细迭代信息
• 使用.OPTION ITL4=N限制最大迭代次数，避免无限循环
• 通过.PRINT TRAN COND(V(node))监控关键节点电导变化趋势

5. 解决方案与工程实践建议

针对ABSTOL相关收敛问题，推荐采取分层应对策略：

层级	措施	适用场景
紧急恢复	重置ABSTOL=1e-12	快速验证问题根源
精度优化	结合RELTOL=1e-6~1e-4动态平衡	高频开关电源仿真
局部细化	使用.LIMIT或.NODESET辅助收敛	启动过程不稳定
高级调试	启用.PHASEANALYSIS或.DCSTEP	复杂混合信号系统

此外，现代仿真器（如Spectre、NGSPICE）支持自适应容差技术，可根据电路动态自动调节ABSTOL有效值，避免全局收紧带来的副作用。