Pmic Virtuoso中电源模块仿真不收敛如何解决？

Question

在PMIC设计中，使用Cadence Virtuoso进行电源模块仿真时，常出现仿真不收敛问题，尤其在包含LDO或DC-DC转换器的电路中更为显著。典型表现为仿真长时间运行后报错“Convergence failed”或“Source Stepping reached maximum iterations”。该问题可能由电路初始工作点难以求解、反馈环路不稳定、寄生参数未合理建模或仿真器设置不当（如相对容差RELTOLE过大、瞬态步长过粗）引起。特别是在启动过程存在大时间常数或高增益运放时，易导致数值震荡。如何通过设置合理的初始条件（.ic或.uic）、启用Gmin stepping与Source stepping、优化补偿网络参数以及分阶段仿真（先DC后瞬态）来提升收敛性，是实际工程中亟需解决的关键技术难题。

Answer 1

PMIC仿真收敛性问题的系统化分析与工程解决方案

1. 问题背景与典型现象

在使用Cadence Virtuoso进行PMIC（电源管理集成电路）设计时，LDO和DC-DC转换器等模块常因非线性反馈环路、高增益放大器及复杂启动过程导致仿真不收敛。典型错误信息包括：

• Convergence failed
• Source Stepping reached maximum iterations
• Timestep too small (transient analysis)

这些问题多出现在瞬态仿真阶段，尤其当电路包含大时间常数节点（如补偿电容充电路径）或未合理设置初始工作点时。

2. 根本原因分类分析

类别	具体原因	影响机制
初始工作点求解失败	上电前电压未知，仿真器无法确定稳态起始值	Newton-Raphson迭代发散
反馈环路不稳定	LDO误差放大器增益过高或相位裕度不足	数值振荡，步长不断缩小
寄生参数缺失	封装电感、PCB走线电阻未建模	高频行为失真，收敛困难
仿真器设置不当	RELTOLE过大（如>0.001），TRTOL过低	精度不足或步长控制失效
器件模型缺陷	MOSFET体二极管未启用，BSIM模型参数异常	电流路径断裂或非物理行为
电源斜坡启动缓慢	使能信号上升时间长达毫秒级	仿真需覆盖长时间尺度

3. 分阶段仿真策略

采用“先DC后瞬态”的分步仿真流程可显著提升成功率：

1. Step 1： 执行直流工作点分析（.op），获取稳定偏置状态
2. Step 2： 使用该结果作为瞬态仿真的初始条件（.ic或.uic）
3. Step 3： 启用Gmin stepping与Source stepping辅助收敛
4. Step 4： 在瞬态仿真中逐步引入负载跳变与使能信号
5. Step 5： 最终验证完整上下电动态响应

4. 关键仿真设置优化建议

* 设置推荐值（适用于大多数PMIC仿真）
.options reltol=1e-4 abstol=1e-9 vabstol=1e-6
.options gmin=1e-12 gminsteps=10
.options srcsteps=10 maxstep=1u

* 强制设定关键节点初始电压
.ic V(vout) = 1.8
.ic V(fb) = 0.6

* 或使用上一次仿真结果作为起点
.uic

5. 补偿网络参数调优方法

对于LDO或Buck控制器中的跨导放大器（OTA），补偿网络直接影响环路稳定性与仿真收敛性。常见做法包括：

• 增加主极点电容以降低带宽，避免高频振荡
• 引入零点电阻与电容组合（RC串联到地）改善相位裕度
• 在仿真初期使用理想电压源代替误差放大器输出，逐步替换为实际结构

可通过AC小信号分析确认环路增益与相位裕度（目标：>60°），再进行瞬态验证。

6. Gmin与Source Stepping机制详解

graph TD A[开始仿真] --> B{是否收敛?} B -- 是 --> C[输出结果] B -- 否 --> D[启动Gmin Stepping] D --> E[从1e-15逐步增大Gmin至1e-3] E --> F{是否收敛?} F -- 否 --> G[启动Source Stepping] G --> H[从0%逐步施加电源/使能信号] H --> I{是否收敛?} I -- 是 --> J[继续仿真] I -- 否 --> K[报错退出]

7. 实际工程案例：LDO启动仿真失败修复

某1.8V LDO在启动时因使能信号上升时间为2ms，导致仿真耗时过长并最终失败。解决步骤如下：

1. 先运行DC仿真，记录V_out ≈ 1.8V, V_fb ≈ 0.6V
2. 添加.ic语句固定这两个节点电压
3. 将使能信号改为阶跃输入（0→1V @ 1μs）
4. 启用.sourcesteps=10
5. 调整reltol=1e-4, trtol=7
6. 成功收敛，后续再恢复原始慢启动波形进行验证

8. 高级技巧：使用Behavioral Model加速收敛

在早期设计阶段，可用理想模块替代复杂子电路：

// 理想LDO模型用于快速验证环路
VSENSE fb 0 DC 0.6
EERROR out fb POLY(1) (diff 0) 1.2 -1.0
RLOAD out 0 10k
COUT out 0 1u IC=1.8

待系统稳定后再替换为晶体管级实现。

9. 模型与工艺角注意事项

不同PVT（Process, Voltage, Temperature）条件下，MOSFET阈值电压变化可能影响启动行为。建议：

• 在FF、SS、TT角分别验证收敛性
• 确保模型库支持gmin和source stepping
• 检查.subckt定义中是否存在悬空节点或无限阻抗路径

10. 自动化脚本辅助调试

利用Ocean脚本自动尝试多种设置组合：

foreach(`tolList' 1e-3 1e-4 1e-5)
  simulator('spectre)
  design("ldo_tb")
  envOption("autoconverge" t)
  analysis('dc)
  analysis('tran "stop=10u")
  modelFile("models.sc" "typical")
  param("reltol" tolList)
  run()
  if (status() == "successful") then break()
end