嘉立创EDA无底层原理图如何实现层次化设计？

Question

在嘉立创EDA中，若未绘制底层原理图，如何实现层次化设计？常见问题是：用户尝试通过顶层图纸调用子模块时，因缺少实际对应的底层原理图文件，导致无法正确生成层级结构，出现模块实例化失败或网络连接中断。系统提示“子图不存在”或“未找到对应原理图”，影响整体电路的连通性分析与PCB协同设计。该如何正确配置图纸入口与子图关联，以实现无底层图的虚拟层次化结构？

Answer 1

一、层次化设计在嘉立创EDA中的基本概念与实现逻辑

在电子设计自动化（EDA）中，层次化设计是一种将复杂电路系统分解为多个子模块进行管理的设计方法。嘉立创EDA支持基于“图纸入口（Sheet Entry）”和“子图（Sub-sheet）”的层级结构构建。通常情况下，顶层原理图通过放置“图纸入口”来引用底层子图，形成自上而下的模块化结构。

然而，当用户尚未绘制底层原理图时，直接实例化模块会导致系统提示“子图不存在”或“未找到对应原理图”，这是因为嘉立创EDA默认要求每个图纸入口必须关联一个实际存在的子图文件。

要解决这一问题，需理解其底层机制：图纸入口本质上是对外部模块接口的声明，而子图则是其实现载体。若仅需进行结构预定义或协同PCB布局规划，可通过创建“虚拟子图”或延迟绑定方式实现无底层图的层次化架构。

二、常见问题分析与错误类型归类

• 错误提示1："子图不存在" —— 表示当前图纸入口指向的子图路径无效或未创建。
• 错误提示2："未找到对应原理图" —— 嘉立创EDA无法解析图纸入口与子图之间的映射关系。
• 错误提示3：网络连接中断 —— 层次间信号未正确传递，导致ERC检查失败。
• 根本原因：缺少子图文件，但已放置图纸入口；命名不一致；项目结构未刷新。

这些问题多发生在项目初期架构设计阶段，工程师希望先搭建整体框架再逐步细化功能模块。

三、解决方案：实现无底层图的虚拟层次化结构

1. 在顶层原理图中添加“图纸入口”（Place → Sheet Entry）。
2. 为每个模块定义清晰的输入/输出端口名称及方向。
3. 右键点击图纸入口，选择“创建子图”（Create Sub-sheet from Sheet Entry）。
4. 系统将自动生成空白子图，并建立双向链接。
5. 可暂时保留该子图为未完成状态，不影响顶层连通性分析。
6. 后续可在该子图中补全具体电路设计。

此方法虽生成了物理子图文件，但从工程角度看仍属于“虚拟化前置”的设计策略，实现了逻辑上的层次分离。

四、高级技巧：使用占位符与后期绑定机制

方法	适用场景	操作步骤	是否需要子图
自动创建子图	标准流程开发	从图纸入口生成	是（自动生成）
手动命名匹配	已有模块复用	确保名称一致	是
预留接口+注释说明	早期架构设计	标注待实现	否
使用模块框图符号	系统级规划	非电气图形表示	否

对于严格意义上的“无底层图”需求，建议采用“预留接口+注释”结合的方式，在不破坏电气规则的前提下完成系统架构表达。

五、数据流与结构同步机制详解

// 示例：图纸入口与子图关联的关键字段
[SheetEntry]
Name=MCU_Core
IOType=Input
SignalName=CLK_IN

[SubSheetReference]
FileName=mcu_core.sch
Path=./sub_sheets/
Status=PendingImplementation

上述配置信息存储于项目数据库中，嘉立创EDA通过解析这些元数据维持层次一致性。即使子图内容为空，只要文件存在且路径正确，即可维持网络连接。

六、可视化流程图：虚拟层次化构建过程

graph TD
    A[开始新项目] --> B{是否需要层次化?}
    B -- 是 --> C[在顶层添加图纸入口]
    C --> D[定义I/O接口参数]
    D --> E[执行: 创建子图]
    E --> F[生成空子图文件]
    F --> G[建立电气连接映射]
    G --> H[允许后续填充细节]
    B -- 否 --> I[扁平化设计]

该流程展示了如何在缺乏具体实现的情况下完成模块化结构搭建，支持后续团队协作与PCB协同设计。