AD层次原理图间用什么线连接？

Question

在使用Altium Designer进行层次化原理图设计时，常见的问题是：**不同层级的原理图之间应使用何种类型的电气连接线？** 许多初学者容易混淆“导线（Wire）”、“总线（Bus）”和“网络标签（Net Label）”的功能，误用导线跨图纸连接信号，导致网络无法正确传递。实际上，AD中层次原理图间不能通过普通导线直接连接，而应通过端口（Port）与网络标签配合实现跨图纸的电气连接。若未正确放置端口或命名不一致，将引发编译错误或信号断连。如何正确配置端口与网络标签以确保层级间信号连通性？

Answer 1

Altium Designer 层次化原理图设计中的电气连接策略

1. 基础概念辨析：Wire、Bus 与 Net Label 的本质区别

• 导线（Wire）：用于同一张原理图内元件引脚之间的物理电气连接，不具备跨图纸传播网络名称的能力。
• 总线（Bus）：表示一组逻辑相关的信号线集合，常用于数据总线或地址总线，需配合 Bus Entry 和 Net Label 使用，本身不传递具体网络名。
• 网络标签（Net Label）：为导线赋予网络名称，在同一图纸中具有相同名称的 Net Label 自动连接。但其作用域默认局限于当前图纸。
• 端口（Port）：是层次化设计中实现跨层级电气连接的关键对象，用于在子图与父图之间传递网络名称。

理解这四者的功能边界，是构建正确层次结构的前提。

2. 层次化设计中的信号传递机制

连接方式	适用场景	是否支持跨图纸	依赖对象
Wire	同图元件连接	否	无
Net Label	同图网络命名	仅限同图	—
Port → Sheet Entry	子图到父图	是	必须配对使用
Sheet Entry → Port	父图调用子模块	是	层级同步

3. 正确配置端口与网络标签的步骤流程

1. 在子原理图中，将需要对外暴露的信号使用 Port 放置，并命名（如 UART_TX）。
2. 该 Port 应连接至本地 Net Label 或直接连接到元件引脚。
3. 在父级原理图中，放置对应的 Sheet Symbol，并双击进入编辑模式。
4. 添加 Sheet Entry，其名称必须与子图中的 Port 完全一致（区分大小写）。
5. 将 Sheet Entry 连接到父图的 Wire 或 Net Label 上，从而实现网络延伸。
6. 编译整个项目，检查 Navigator Panel 中的层次映射关系是否正确。
7. 若存在“Unconnected Net”警告，应检查 Port 与 Sheet Entry 名称拼写、层级路径匹配性。

4. 高级技巧与常见陷阱分析

// 示例：总线结构在层次设计中的应用
// 子图中定义：
Bus: Data[7..0]
Port: Data[7..0]  // 暴露总线端口

// 父图中：
Sheet Entry: Data[7..0]
连接至外部总线 Net Label "Data_Bus[7..0]"

注意：总线需通过 Bus Entry 分解为单根信号，并配合带索引的 Net Label 才能正确识别。误将 Bus 直接连到 Port 而不拆解，会导致网络未连接错误。

5. 编译验证与调试方法

graph TD A[开始编译项目] --> B{是否有ERC错误?} B -- 是 --> C[检查Port与Sheet Entry命名一致性] B -- 否 --> D[打开Navigator面板] D --> E[查看Hierarchical Map] E --> F[确认Port-SheetEntry映射关系] F --> G[运行Simulator或输出Netlist验证连通性]

通过 Navigator 面板可直观查看每个 Sheet Symbol 下的 Port 映射状态，绿色箭头表示连接正常，红色叉号提示断连。

6. 多层嵌套设计的最佳实践

• 建议采用自上而下的设计流程：先规划顶层结构，再逐步细化子模块。
• 统一命名规范，例如使用大写 SYS_CLK、前缀标识 GPIO_LED_ 等增强可读性。
• 对于复用模块，可通过 Repeat 结构批量实例化，并结合参数化 Port 设计提升效率。
• 启用 Project » Project Options » Error Reporting 中的 “Unconnected Pin” 和 “Net Changed” 检查项。
• 利用 Compile Mask 功能临时屏蔽未完成部分，避免干扰整体编译结果。
• 定期执行 Design » Validate PCB Netlist 确保原理图与PCB网络一致性。