Design contains shelved polygons – DRC violation risk

Question

在IC物理设计中，“Design contains shelved polygons – DRC violation risk”常指布局中存在被部分覆盖或层级叠加不当的多边形（shelved polygons），这类结构易导致制造阶段出现短路或断路。常见问题是：当金属层多边形被通孔（via）或上层图形部分遮挡但未完全连接时，EDA工具可能无法准确判断电气连通性，从而引发DRC（设计规则检查）中间距、包围或最小重叠违规。尤其在先进工艺节点（如7nm及以下）中，此类问题更敏感，需通过优化布局合并（polygon merge）与严格层次覆盖检查来规避。

Answer 1

IC物理设计中“Design contains shelved polygons – DRC violation risk”深度解析

1. 什么是Shelved Polygons？

在集成电路（IC）物理设计中，shelved polygons指的是某一层的多边形（如金属层M1）被上层图形（如via或M2）部分覆盖但未形成完整电气连接的结构。这种“悬空”或“半遮挡”的布局形态，在EDA工具中可能被视为潜在的DRC违规风险点。

例如：当M1层的一个连续金属走线被via阵列部分覆盖，而剩余区域未被任何通孔连接至M2时，该M1区域即构成shelved polygon。

2. 常见引发场景与技术背景

• 电源/地网络布线不完整：VDD/VSS ring或stripe在局部区域未打足via，导致金属层存在孤立段。
• 自动布线工具遗留碎片：APR（自动布局布线）过程中生成的小面积metal patch未被合并或清除。
• 层次叠加错误：LVS验证前未进行proper layer abutment check，造成via落在metal边缘之外。
• DFM优化不当：为满足密度填充要求添加dummy metal，但未与主网络连接。

3. DRC违规类型分析

DRC检查项	违规原因	影响工艺节点
Minimum Enclosure	Via未完全包围下层metal	7nm, 5nm
Min. Metal Width	残留metal fragment宽度不足	14nm及以下
Spacing to Active	floating metal靠近有源区引致漏电	All FinFET nodes
Antenna Rule	高面积比via连接小面积metal	7nm以下

4. 分析流程与调试方法

1. 运行初步DRC检查，定位报错坐标范围。
2. 使用Calibre或Pegasus等工具执行SELECT SHELVED POLYGONS命令提取可疑图形。
3. 在版图编辑器（如Virtuoso或IC Compiler-GUI）中高亮显示对应层级。
4. 检查上下层对齐关系，确认是否满足enclosure规则。
5. 判断该polygon是否应属于某个net；若否，则标记为冗余需删除。
6. 若是关键net的一部分，则补全via或扩展metal覆盖。

5. 解决方案与最佳实践

# 示例：Tcl脚本用于识别并报告shelved polygons（Innovus环境）
foreach layer {metal1 metal2 metal3} {
    set polygons [get_polygons -filter "layer == $layer && is_shelved == true"]
    if {[llength $polygons] > 0} {
        puts "Found shelved polygons on $layer: [llength $polygons]"
        foreach p $polygons {
            report_object -type polygon $p
        }
    }
}

6. 先进节点下的特殊挑战

在7nm及以下工艺中，EUV光刻和多重曝光技术对layout uniformity要求极高。shelved polygons不仅带来DRC风险，还可能导致：

• 局部CD（临界尺寸）偏差
• 化学机械抛光（CMP）非均匀性
• 寄生电容估算失真
• 可靠性问题如电迁移（EM）热点

7. 自动化修复策略流程图

graph TD
    A[启动DRC检查] --> B{发现Shelved Polygon?}
    B -- 是 --> C[提取polygon几何信息]
    C --> D[查询所属net及连接层级]
    D --> E{是否应连接上级metal?}
    E -- 是 --> F[插入必要via并扩展metal]
    E -- 否 --> G[删除floating polygon]
    F --> H[重新运行DRC/LVS]
    G --> H
    H --> I[完成修复]

8. 层次化设计中的协同管理

现代SoC设计常采用模块化复用方式，shelved polygon可能源于子模块边界拼接问题。建议建立统一的层次间覆盖检查规范，包括：

• 定义标准via array模板
• 强制要求power strap跨模块对齐
• 实施pre-merge layout cleanup流程
• 集成CI/CD式自动化DRC门禁机制

9. 工具链支持现状对比

EDA工具	Shelved Detection能力	自动修复选项	适用工艺节点
Synopsys IC Compiler II	强（via-aware）	支持脚本驱动修复	≤7nm
Cadence Innovus	内置Shelved Checker	交互式+批处理	≤5nm
Mentor Calibre	通过SVRF规则定制	需手动编写rule deck	All nodes
Ansys Totem	侧重电气影响分析	无直接修复功能	模拟/混合信号

10. 面向未来的预防架构

随着GAA（Gate-All-Around）晶体管和3D IC的发展，layout-induced variability将进一步加剧。建议引入以下预防机制：

• 构建AI辅助的layout anomaly detection系统
• 在place-and-route阶段嵌入real-time shelved monitor
• 开发基于机器学习的polygon merge optimizer
• 推动PDK层面标准化“禁止shelved pattern”规则集