如何用74LS138和74LS20实现全加器逻辑功能？

Question

如何利用74LS138译码器和74LS20与非门实现全加器的逻辑功能？具体而言，如何将74LS138的三个输入端A、B、Cin作为全加器的两个加数位和低位进位输入，并通过其八个输出端对应全加器的最小项，再配合74LS20对相关输出进行与非逻辑组合，分别生成和（Sum）与进位（Carry）信号？在实际连接中，应如何选择有效输出引脚并处理逻辑电平，以确保正确实现真值表功能？

Answer 1

利用74LS138与74LS20实现全加器的深度解析

1. 全加器的基本逻辑原理

全加器（Full Adder）是数字电路中用于执行三位二进制加法的核心模块，其输入包括两个加数位 A 和 B，以及来自低位的进位输入 Cin。输出为和（Sum）与进位输出（Carry Out）。其真值表如下所示：

A	B	Cin	Sum	Carry
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

从真值表可推导出逻辑表达式：

• Sum = Σm(1,2,4,7)
• Carry = Σm(3,5,6,7)

2. 74LS138译码器的功能特性分析

74LS138 是一个 3-8 线译码器/解码器，具有三个地址输入端（A2, A1, A0），八个低电平有效输出端（Y₀̄ ~ Y₇̄），以及三个使能端（G1, G2Ā, G2B̄）。当使能条件满足时，译码器根据输入组合将对应输出置为低电平，其余为高电平。

在本设计中，将全加器的三个输入 A、B、Cin 分别连接至 74LS138 的 A2、A1、A0 输入端。此时，每个输入组合对应一个最小项输出，且输出为低电平有效（即 m̄ᵢ）。

// 示例：当 A=1, B=0, Cin=1 → 对应输入 101₂ = 5 → Y₅̄ 输出低电平 // 此时 Y₅̄ 表示最小项 m̄₅

3. 利用最小项合成 Sum 与 Carry 信号

由于 74LS138 输出为低电平有效，需通过与非门（NAND）实现对所需最小项的“或”逻辑（利用德·摩根定律）。

对于 Sum 输出，其有效最小项为 m₁, m₂, m₄, m₇，对应的 74LS138 输出为 Y₁̄, Y₂̄, Y₄̄, Y₇̄。由于这些输出在对应条件下为低，要实现 Sum = m₁ + m₂ + m₄ + m₇，可等效为：

Sum = (Y₁̄ · Y₂̄ · Y₄̄ · Y₇̄)̄ → 使用一个四输入与非门（可用74LS20级联实现）

同理，Carry 输出对应最小项 m₃, m₅, m₆, m₇，即 Y₃̄, Y₅̄, Y₆̄, Y₇̄，故：

Carry = (Y₃̄ · Y₅̄ · Y₆̄ · Y₇̄)̄

4. 74LS20 与非门的应用与电路连接策略

74LS20 包含两个四输入与非门。恰好可用于分别实现 Sum 与 Carry 的逻辑组合。

连接方式如下：

1. 将 Y₁̄, Y₂̄, Y₄̄, Y₇̄ 接入第一个 74LS20 的四个输入端 → 输出即为 Sum
2. 将 Y₃̄, Y₅̄, Y₆̄, Y₇̄ 接入第二个 74LS20 的四个输入端 → 输出即为 Carry
3. 注意：所有未使用的输入端应接高电平（Vcc）以防止干扰
4. 74LS138 的使能端配置：G1 = 高电平，G2Ā = G2B̄ = 低电平，确保译码器正常工作

5. 实际电路中的电平处理与引脚选择

在实际布线中，必须关注以下关键点：

• 74LS138 输出为低有效，因此参与逻辑组合的输出引脚必须精确对应最小项索引
• 使用万用表或逻辑笔验证各 Yᵢ̄ 在不同输入下的电平状态，确保译码正确
• 电源去耦：在 Vcc 引脚附近添加 0.1μF 陶瓷电容，抑制噪声
• 接地路径应短而粗，避免信号回流干扰
• 若使用多片IC，注意共地连接和电压匹配

6. 逻辑验证与功能测试流程图

graph TD A[开始] --> B[设置A,B,Cin输入组合] B --> C{74LS138译码} C --> D[Y₀̄~Y₇̄生成最小项反码] D --> E[74LS20第一组: Y₁̄,Y₂̄,Y₄̄,Y₇̄ → Sum] D --> F[74LS20第二组: Y₃̄,Y₅̄,Y₆̄,Y₇̄ → Carry] E --> G[测量Sum输出电平] F --> H[测量Carry输出电平] G --> I[对比真值表] H --> I I --> J{是否符合预期?} J -- 是 --> K[测试下一组合] J -- 否 --> L[检查接线与电平] K --> B L --> M[修正后重新测试] M --> B

7. 常见问题分析与调试建议

在实际搭建过程中，常见问题包括：

1. 输出恒为高电平：检查使能端是否正确配置
2. 部分组合错误：核对最小项连接是否错位（如Y₄̄误接Y₅̄）
3. 输出抖动：检查电源稳定性与去耦电容
4. 与非门发热：确认有无短路或输入悬空
5. 逻辑反相：注意低有效输出与正逻辑之间的转换关系
6. 扇出超限：单个输出驱动多个门时需评估负载能力
7. 传播延迟累积：高速应用中需考虑级联延迟影响
8. 温度漂移：工业环境下注意器件工作温度范围
9. PCB布局不合理：长走线引起串扰或反射
10. 测试工具误差：逻辑分析仪采样率不足导致误判