STI与LOD效应在短沟道器件中的物理机制有何不同？

Question

在短沟道器件中，浅沟槽隔离（STI）引起的应力与长度依赖效应（LOD）对载流子迁移率的影响机制有何本质区别？STI通过隔离区与有源区之间的介质填充产生局部机械应力，导致沟道晶格畸变，进而改变能带结构和迁移率；而LOD效应源于器件有效沟道长度随光刻位置变化的工艺偏差，影响电场分布与短沟道抑制能力。两者均影响器件匹配性与电路性能，但在物理起源上，STI属应力诱导机制，LOD则为几何形变所致。如何在先进工艺节点中解耦二者影响并精确建模？

Answer 1

浅沟槽隔离（STI）与长度依赖效应（LOD）对短沟道器件载流子迁移率影响的机制辨析与建模解耦策略

1. 基本概念引入：STI应力与LOD效应的物理起源

在先进CMOS工艺节点（如28nm及以下），器件尺寸持续缩小，导致短沟道效应显著增强。在此背景下，浅沟槽隔离（Shallow Trench Isolation, STI）和长度依赖效应（Length of Diffusion, LOD）成为影响MOSFET性能的两个关键非理想因素。

• STI应力机制：STI通过在有源区之间填充二氧化硅等介质材料实现电隔离。由于介质与硅基底的热膨胀系数差异，在退火过程中产生局部机械应力，该应力传递至沟道区域，引起晶格畸变。
• LOD效应机制：LOD源于光刻和刻蚀过程中的位置相关工艺偏差，导致相邻器件间的有效沟道长度（L_eff）发生变化，尤其在靠近STI边界的器件中更为明显。

尽管二者均影响载流子迁移率，但其物理本质截然不同——STI为应力诱导的能带调制，而LOD属于几何形变引起的电学参数漂移。

2. 影响机制的深入分析

特征维度	STI应力效应	LOD效应
物理来源	介质-硅界面热应力	光刻位置相关的Leff变化
作用方式	改变导带/价带分裂，提升空穴或电子迁移率	改变阈值电压Vth、漏诱导势垒降低（DIBL）
空间分布	近STI边缘呈梯度分布	依赖于器件到STI的距离（SAC distance）
温度敏感性	高（退火工艺决定残余应力）	较低（主要受图形密度影响）
对匹配性影响	导致跨晶圆迁移率波动	造成差分对失配、电流镜误差
可调控性	可通过SiGe/SiC嵌入、应力记忆技术（SMT）优化	需通过布局规则（如 dummy poly）补偿

3. 解耦方法的技术路径

在先进节点中，STI与LOD常同时存在且相互耦合，给器件建模带来挑战。以下是主流解耦策略：

1. 结构化测试芯片设计：构建一系列具有固定沟道宽度W、不同STI间距（SAC）和不同栅极位置的FET阵列，分离距离相关与应力相关变量。
2. TCAD仿真辅助分解：使用Sentaurus Device等工具进行三维应力场与电场联合仿真，提取纯应力贡献项。
3. 基于Compact Model的参数化建模：在BSIM系列模型中引入STI应力函数σ(x,y)与LOD修正因子f_LOD(L_drawn, d_STI)。
4. 机器学习辅助回归：利用高维测量数据训练神经网络模型，自动识别各因素权重。

4. 精确建模流程图示例

// 示例：LOD修正公式（工业常用经验模型）
ΔVth_LOD = K_lod / (L_drawn + α * d_STI)
其中：
K_lod: 工艺相关系数
α: 衰减常数（~0.3–0.7）
d_STI: 有源区到STI边界的距离
    

graph TD
            A[原始版图输入] --> B{是否靠近STI边界?}
            B -- 是 --> C[计算SAC距离]
            B -- 否 --> D[设SAC=∞]
            C --> E[调用STI应力数据库]
            D --> F[忽略应力项]
            E --> G[TCAD提取σ_xx, σ_yy]
            G --> H[计算能带分裂ΔE]
            H --> I[更新μ_eff]
            F --> I
            A --> J[提取L_drawn与周围图形密度]
            J --> K[应用LOD模型修正L_eff]
            K --> L[计算DIBL, Vth_shift]
            I --> M[整合至紧凑模型]
            L --> M
            M --> N[SPICE仿真验证]

5. 实际工程应对方案

在65nm至FinFET时代，业界已发展出多种缓解措施：

• 布局设计规则优化：强制要求关键匹配器件远离STI边缘，或采用共质心布局（common-centroid layout）抵消梯度影响。
• 应力工程集成：在PMOS中使用SiGe源漏提升压应力，在NMOS中采用CESL（Contact Etch Stop Layer）引入张应力。
• 模型标准化支持：IEEE P1595标准推动GDSII元数据标注SAC信息，便于EDA工具自动补偿。
• 工艺窗口控制：通过DOE实验优化STI回刻（etch-back）与HDP-CVD沉积参数，减少应力不均。

随着EUV光刻普及，LOD的几何偏差有所缓解，但STI应力在三维结构（如GAA-FET）中仍具复杂性。