74LS191如何实现60进制计数及复位控制？

Question

如何利用74LS191实现60进制计数并完成自动复位？74LS191为4位二进制同步可逆计数器，单片仅能实现16进制计数。在设计60进制计数器时，通常需级联两片74LS191构成十位和个位计数。常见问题是：如何正确连接两片芯片的级联信号以实现逢十进一？何时产生复位信号才能确保计数到59（即3Bh）后准确清零？若采用异步复位方式，易出现毛刺或竞争冒险，导致计数错误或状态跳变不稳定。此外，预置数端（A、B、C、D）与加载信号（LOAD）配合实现循环归零时，逻辑设计不当会导致复位延迟或失效。如何结合反馈译码电路（如与非门检测Q3Q2Q1Q0=0110和个位=1001）精确生成复位脉冲，是实现稳定60进制计数的关键技术难点。

Answer 1

一、74LS191芯片基础与60进制计数需求分析

74LS191是一款4位二进制同步可逆计数器，具备加/减计数控制、预置功能（通过A、B、C、D输入端和LOAD信号）、时钟使能（EN）以及状态输出Q0-Q3。其单片最大可实现0~15（即16进制）的计数范围。然而在实际应用中，如数字钟表、定时器等系统常需实现60进制计数（秒或分计数），这就要求将两片74LS191级联构成“十位”和“个位”计数单元。

核心挑战在于：

• 如何实现个位逢十向十位进一？
• 如何确保计数至59（即十位=5，个位=9，二进制为0101 1001）后立即复位为00？
• 避免异步复位引发的毛刺、竞争冒险问题。
• 合理设计反馈译码电路以生成精确的复位脉冲。

二、级联机制与进位逻辑设计

74LS191不提供标准的“进位输出”引脚（如74LS161的RCO），但可通过其终端计数输出（Terminal Count, TC）引脚间接实现。TC在计数器达到全“1”（上行计数）或全“0”（下行计数）且方向为加法时有效。

为实现“逢十进一”，需对个位计数器进行模10改造：

1. 设置个位74LS191为加法计数模式（DOWN=0）。
2. 使用外部逻辑检测个位输出是否为“1001”（即9），当下一个时钟到来时应产生进位。
3. 由于TC仅在“1111”时激活，无法直接用于模10，因此必须采用预置+反馈方式构造模10计数器。

表1：个位74LS191模10计数反馈逻辑

Q3	Q2	Q1	Q0	检测条件	动作
1	0	0	1	Q3·¬Q2·¬Q1·Q0	下一拍LOAD低电平加载0000
1	0	1	0	-	非法状态，不应出现

三、复位时机与自动归零策略

目标是当计数值达到59（十位=5=0101，个位=9=1001）时，在下一个时钟上升沿前生成复位信号，使两片74LS191同时加载0000。

关键点：不能等到59+1=60后再清零，否则会出现短暂的“60”状态，造成显示闪烁或逻辑误判。

解决方案：采用同步预置法，即利用组合逻辑检测当前状态是否为59，并驱动LOAD引脚拉低，实现下一时钟周期同步加载初始值0。

// Verilog风格逻辑描述（示意）
wire detect_59 = (tens[3]==0 && tens[2]==1 && tens[1]==0 && tens[0]==1) &&
                 (units[3]==1 && units[2]==0 && units[1]==0 && units[0]==1);
assign LOAD = ~detect_59; // 当检测到59时，LOAD=0，触发预置

四、反馈译码电路设计与抗干扰优化

使用与非门构建检测电路是最常见做法。例如：

• 个位为9：Q3·¬Q2·¬Q1·Q0 → 可用四输入与非门 + 反相器实现
• 十位为5：¬Q3·Q2·¬Q1·Q0
• 联合判断：两者同时成立 → 输出低电平触发LOAD

graph TD A[个位Q3] --> N1((NAND)) B[个位Q2'] --> N1 C[个位Q1'] --> N1 D[个位Q0] --> N1 E[十位Q3'] --> N2((NAND)) F[十位Q2] --> N2 G[十位Q1'] --> N2 H[十位Q0] --> N2 N1 --> N3((NAND)) N2 --> N3 N3 --> LOAD_INV LOAD_INV --> LOAD

五、同步预置 vs 异步复位：稳定性权衡

若采用异步清零（CLR），虽响应快，但存在以下风险：

• 毛刺可能导致中间状态被锁定
• 不同芯片清零延迟差异引起亚稳态
• 无法保证所有FF在同一时钟边沿复位

而同步预置（通过LOAD）的优势包括：

1. 动作发生在时钟上升沿，与时序系统同步
2. 避免竞争冒险导致的状态跳变
3. 可与其他控制信号协调，提升系统鲁棒性

六、完整60进制计数器连接方案

以下是两片74LS191级联实现60进制的推荐接法：

表2：60进制计数器引脚配置表

信号	个位芯片	十位芯片
CLOCK	主时钟输入	连接个位TC经反相后的信号
DOWN	0（加法）	0（加法）
A/B/C/D	接地（0000）	接地（0000）
LOAD	由59检测电路控制（低有效）
EN	0（允许计数）	0（允许计数）
TC	接反相器后驱动十位CLOCK	悬空或用于级联更高位