Verilog实现中值滤波器时如何处理奇偶窗口大小？

Question

在使用Verilog实现中值滤波器时，如何处理偶数窗口大小与奇数窗口大小的选择问题是一个常见技术难点。由于中值定义在奇数个元素下具有唯一中间值，而偶数窗口需取中间两数的平均或较低值，这在硬件实现中引入额外逻辑开销。因此，多数设计采用3×3、5×5等奇数窗口以简化排序与中值提取。但若应用需偶数窗口（如4×4），则必须明确中值选取策略，并增加比较器或状态机支持双输出选择。如何在FPGA资源约束下高效实现偶数窗口的中值计算，并保持流水线吞吐率，成为架构设计的关键挑战。

Answer 1

Verilog实现中值滤波器中的窗口大小选择与硬件优化策略

1. 中值滤波器基础与窗口类型概述

中值滤波器是一种非线性图像处理技术，广泛应用于去除椒盐噪声。其核心思想是从一个局部窗口（如3×3、5×5）中选取像素值的中位数作为输出。在数学定义中，奇数个元素的集合具有唯一的中值——即排序后位于中间位置的值；而偶数个元素则存在两个中间值，需通过取平均或选择较低/较高者来确定最终输出。

在FPGA上使用Verilog实现时，这一差异直接影响硬件架构的设计复杂度。例如：

• 3×3窗口包含9个像素，排序后第5个为中值；
• 4×4窗口含16个像素，需处理第8和第9个值的关系；
• 若采用平均法，则需加法器和右移操作（除以2），增加组合逻辑延迟。

因此，多数标准设计偏好奇数窗口以简化排序网络与控制逻辑。

2. 奇数与偶数窗口的硬件实现对比

窗口类型	元素数量	中值位置	排序需求	资源开销	吞吐率影响
3×3	9	第5个	全排序	低	高
5×5	25	第13个	复杂排序	中等	中
4×4	16	第8/9个	双路径选择	高	受控下降
2×2	4	第2/3个	简单比较+决策	较低	高

从表中可见，偶数窗口虽在特定应用场景（如对齐子块编码单元）中有优势，但其实现需要额外的状态判断机制或算术单元，尤其当选择“平均值”策略时。

3. 偶数窗口中值选取策略分析

针对偶数大小窗口（如4×4），常见的中值定义包括：

1. 下中值（floor median）：取排序后第 n/2 个值；
2. 上中值（ceil median）：取第 (n/2)+1 个值；
3. 算术平均：(mid₁ + mid₂) >> 1，适用于灰度图像平滑；
4. 固定偏置选择：始终选左/右，用于降低逻辑复杂度。

其中，策略③虽然更符合统计学定义，但在FPGA中引入了加法器和潜在的进位传播延迟，不利于高频运行。实践中常采用策略①或④以保持流水线节拍一致。

4. 排序网络的硬件优化方案

为高效提取中值，常用排序结构包括冒泡排序阵列、Bitonic排序网络及Batcher归并网络。以下是以4×4窗口为例的简化排序模块代码片段：

module sorter_16bit_16input (
    input clk,
    input [15:0][7:0] data_in,
    output reg [7:0] median_low,
    output reg [7:0] median_high
);

reg [7:0] sorted[15:0];

always @(posedge clk) begin
    // 使用Bitonic排序网络进行全排序
    integer i, j, k;
    for (k = 1; k <= 16; k = k * 2)
        for (j = k / 2; j >= 1; j = j / 2)
            for (i = 0; i < 16; i = i + 1)
                if ((i & j) == 0)
                    if ((i + j) < 16)
                        if (sorted[i] > sorted[i + j]) begin
                            automatic reg [7:0] temp = sorted[i];
                            sorted[i] = sorted[i + j];
                            sorted[i + j] = temp;
                        end
    median_low = sorted[7];
    median_high = sorted[8];
end

endmodule

该实现可在单周期内完成排序，但消耗大量LUT和触发器资源。对于资源受限系统，可改用分级比较树结构逐步筛选中值，避免完全排序。

5. 资源-性能权衡与流水线设计

为了在FPGA上维持高吞吐率，建议采用多级流水线架构：

1. 第一级：窗口数据采集与缓存（行缓冲器）；
2. 第二级：并行比较网络启动；
3. 第三级：中间结果暂存与中值选择逻辑；
4. 第四级：输出驱动与时钟同步。

对于偶数窗口，可在第三级插入条件选择器：

// 示例：根据配置选择中值策略
assign final_median = use_average ?
    ((median_low + median_high) >> 1) :
    select_lower ? median_low : median_high;

通过参数化配置（parameter）实现运行模式切换，提升IP核复用性。

6. 架构级优化：基于选择而非排序的方法

一种更高效的替代方案是使用快速选择算法（Quickselect）的硬件映射版本，仅定位第k小元素而不完全排序。例如，在4×4=16点中寻找第8小值：

graph TD A[输入16个像素] --> B{并行比较划分} B --> C[大于基准组] B --> D[小于等于基准组] C --> E[计数>=8?] D --> E E -->|是| F[递归处理小于组] E -->|否| G[处理大于组，调整k] F --> H[输出第8小值] G --> H

此类结构显著减少比较器总数，适合深度流水化设计，且易于扩展至不同窗口尺寸。

7. 实际应用中的工程考量

在真实项目中，还需考虑以下因素：

• 内存带宽：大窗口需更多行缓冲，占用BRAM资源；
• 时序收敛：长组合路径可能限制最大频率；
• 功耗控制：活跃比较器数量影响动态功耗；
• 可配置性：支持多种窗口模式增强IP灵活性；
• 测试验证：需覆盖所有中值策略边界情况。

建议结合SystemVerilog搭建UVM验证平台，确保功能完整性。