为何MOSFET栅极电流极小？

Question

为何MOSFET栅极电流极小？ MOSFET的栅极与沟道之间由一层薄二氧化硅（SiO₂）绝缘层隔离，形成一个电容结构。由于栅极与源、漏极之间是绝缘的，直流情况下几乎没有载流子可以穿过绝缘层，因此栅极电流主要由极小的漏电流构成。在正常工作时，栅极仅需提供充电电流以建立电场控制沟道导通，一旦电压建立，电流即趋近于零。这使得MOSFET具有极高的输入阻抗和极低的静态功耗。然而，在高频开关应用中，因反复充放电会产生动态栅极电流。那么，从材料与结构角度，究竟是哪些因素决定了栅极漏电流的大小？

Answer 1

一、MOSFET栅极电流极小的物理本质

MOSFET（金属-氧化物-半导体场效应晶体管）之所以在直流条件下栅极电流极小，核心在于其栅极结构采用了绝缘栅技术。具体而言，栅极金属或多晶硅与半导体沟道之间被一层高质量的二氧化硅（SiO₂）或其他高介电常数（high-κ）材料隔开，形成一个MOS电容结构。

由于该绝缘层的存在，载流子无法通过热发射或隧穿等方式轻易穿越，在理想情况下，直流栅极电流趋近于零。这种特性使得MOSFET具备高达10¹² Ω以上的输入阻抗，远高于双极型晶体管（BJT），从而显著降低驱动电路的功耗负担。

二、决定栅极漏电流的关键因素：由浅入深分析

1. 绝缘层厚度（Tox）：栅氧层越薄，量子隧穿效应越显著，直接导致漏电流上升。现代先进工艺中，等效氧化层厚度（EOT）已降至1 nm以下，引发显著的直接隧穿（Direct Tunneling）电流。
2. 绝缘材料种类：传统SiO₂在厚度减小后漏电剧增，因此45 nm及以下节点广泛采用HfO₂等high-κ材料，提升物理厚度同时维持等效电容，抑制漏电流。
3. 界面态密度（Dit）：Si/SiO₂界面若存在缺陷或悬挂键，会成为载流子陷阱，促进Fowler-Nordheim隧穿或热电子注入，增加漏电流。
4. 电场强度：高栅压下电场超过约10 MV/cm时，触发Fowler-Nordheim隧穿，电子从栅极穿透至沟道，形成可测漏电流。
5. 温度影响：高温加剧载流子能量分布尾部扩展，提升热发射概率，导致漏电流呈指数增长。
6. 制造工艺波动：如原子层沉积（ALD）不均匀、杂质扩散、界面污染等，均会引入局部薄弱点，形成“热点”漏电路径。
7. 多晶硅栅掺杂浓度：掺杂不足会导致栅极导电性下降，间接影响电场分布，但过高则可能引发硼穿透等问题，影响界面质量。
8. 应力工程应用：引入应力层（如SiN覆盖层）虽可提升载流子迁移率，但也可能改变界面能带结构，影响漏电流行为。
9. 辐射效应（在航天/工业级器件中）：高能粒子可在氧化层中产生电荷陷阱，长期积累导致阈值电压漂移和漏电流增大。
10. 老化机制（TDDB）：时间依赖介质击穿（Time-Dependent Dielectric Breakdown）是长期施加电场下氧化层逐渐退化的过程，初期表现为漏电流缓慢上升。

三、典型栅极漏电流机制分类表

漏电机制	发生条件	主导因素	数学模型	工艺对策
直接隧穿（Direct Tunneling）	Tox < 2 nm	厚度、有效质量	∝ exp(-β√φB·d)	使用high-κ材料
Fowler-Nordheim隧穿	高电场（>8 MV/cm）	电场、功函数差	J ∝ E² exp(-γ/E)	优化栅压范围
热电子注入（Hot Electron Injection）	强反型+高VDS）	横向电场、碰撞电离	基于Monte Carlo模拟	LDD结构设计
陷阱辅助隧穿（TAT）	界面缺陷多	Dit、掺杂轮廓	SRH复合扩展模型	界面钝化处理（H2退火）
栅极漏电流（GIDL）	栅-漏交叠区强耗尽	交叠长度、掺杂梯度	Band-to-Band Tunneling主导	优化轻掺杂漏（LDD）

四、高频应用中的动态栅极电流分析

尽管静态栅极电流极小，但在开关电源、DC-DC转换器等高频场景中，栅极需反复充放电。动态栅极电流可表示为：

I_g_dynamic ≈ C_iss × dV_gs/dt

其中C_iss为输入电容（主要由C_gs和C_gd构成），dV_gs/dt为栅压变化速率。例如，当C_iss = 10 nF，开关频率f = 1 MHz，ΔV = 10 V，则平均栅极电流约为：

I_avg = Q × f = (C × ΔV) × f = 10nF × 10V × 1MHz = 100 mA

这说明即使漏电流仅为nA级，驱动功耗仍不可忽视，尤其在并联多个MOSFET时需强化栅极驱动能力。

五、典型工艺改进对漏电流的影响流程图

graph TD A[起始: Si衬底] --> B[生长/沉积栅介质] B --> C{选择介质类型?} C -->|SiO₂| D[适用于>65nm工艺] C -->|HfO₂ + Interfacial Layer| E[用于≤28nm节点] E --> F[ALD沉积high-κ层] F --> G[插入氮化硅界面层控制Dit] G --> H[多晶硅或金属栅填充] H --> I[高温退火激活掺杂] I --> J[形成低电阻栅极] J --> K[完成MOS电容结构] K --> L[测试I-V特性与漏电流] L --> M[评估可靠性: TDDB, NBTI]

六、实际工程中的测试与建模方法

在芯片设计阶段，工程师通常借助Sentaurus TCAD工具对栅极漏电流进行仿真，考虑量子修正、非平衡格林函数（NEGF）模型以精确捕捉纳米尺度下的隧穿行为。实验上，则通过以下方式测量：

• 使用SMU（源测量单元）在恒定V_GS下测量I_G随时间的变化，判断TDDB寿命。
• 绘制log(I_G) vs. E_ox)曲线区分直接隧穿与FN隧穿区域。
• 结合CV特性提取界面态密度Dit，关联至漏电流异常。

此外，在PDK（Process Design Kit）中，BSIM模型（如BSIM-CMG、BSIM-IMG）已集成多种漏电流子模块，支持SPICE仿真中准确预测栅极漏电行为。