多栅极晶体管短沟道效应如何抑制？

Question

在先进工艺节点中，多栅极晶体管（如FinFET和GAAFET）被广泛用于抑制短沟道效应（SCE）。然而，当器件尺寸持续微缩时，仍面临阈值电压滚降、漏致势垒降低（DIBL）及亚阈值摆幅退化等问题。请问：在多栅极结构中，如何通过栅极对沟道的 electrostatic control 能力提升来有效抑制短沟道效应？具体而言，增加栅极包围程度（如从FinFET转向纳米线或纳米片GAAFET）如何影响电学隔离与载流子迁移率之间的权衡？

Answer 1

多栅极晶体管中静电控制能力提升对短沟道效应的抑制机制

1. 短沟道效应（SCE）的基本物理机制

在先进工艺节点（如7nm及以下）中，随着晶体管沟道长度不断缩小，源极与漏极之间的电势相互干扰加剧，导致出现一系列非理想行为，统称为短沟道效应（Short Channel Effects, SCE）。主要包括：

• 阈值电压滚降（V_th roll-off）：沟道变短时，阈值电压随L减小而降低；
• 漏致势垒降低（DIBL）：漏极电压影响源端势垒高度，导致关态电流上升；
• 亚阈值摆幅退化（SS degradation）：开关切换效率下降，静态功耗增加。

这些现象的根本原因在于栅极对沟道的 electrostatic control 能力减弱，无法有效屏蔽漏极电场对沟道的影响。

2. 多栅极结构的发展路径：从平面MOSFET到GAAFET

器件类型	栅极包围程度	静电控制能力	典型工艺节点	主要优势	主要挑战
平面MOSFET	单侧	弱	65nm以上	工艺成熟	SCE严重
FinFET	三侧	中等	22nm–3nm	良好SCE抑制	鳍宽量化限制
Gate-All-Around FET (GAAFET)	全包围	强	3nm及以下	优异静电控制	迁移率与寄生电容权衡
纳米线GAAFET	圆柱形全围栅	极强	2nm	极致尺寸微缩	载流子输运受限
纳米片GAAFET	矩形全围栅	强	3–2nm	可调导电截面	制造复杂度高
CFET（Complementary FET）	三维堆叠全围栅	超强	1.4nm及以下	面积密度翻倍	热管理与集成难度大

3. 静电控制能力增强的核心原理

静电控制能力（electrostatic control）指栅极通过电场调控沟道载流子浓度的能力。其关键指标包括：

1. 栅极对沟道的耦合效率（Gate Coupling Efficiency）；
2. 漏极电场屏蔽能力（Drain Field Screening）；
3. 有效栅控长度（Effective Gate Control Length）。

在FinFET中，栅极包裹沟道三个表面，显著提升了对沟道的控制力，相比平面器件能将DIBL控制在50mV/V以内。而GAAFET进一步实现四面环绕（即“gate-all-around”），使电场完全包围沟道，极大削弱了漏极对沟道势垒的影响，DIBL可降至30mV/V以下。

4. 从FinFET到GAAFET：栅极包围程度提升的影响分析

graph TD
  A[FinFET: 三侧栅极] --> B[静电控制提升]
  A --> C[但存在背界面散射]
  B --> D[GAAFET: 全围栅结构]
  D --> E[更高栅耦合系数]
  D --> F[更低DIBL与Vth滚降]
  E --> G[更优亚阈值摆幅(SS ~60mV/dec)]
  F --> H[允许更短沟道长度]
  D --> I[但引入新挑战]
  I --> J[载流子迁移率下降风险]
  I --> K[寄生电容增加]
  I --> L[制造复杂性上升]

5. 电学隔离与载流子迁移率的权衡机制

当从FinFET转向纳米线或纳米片GAAFET时，虽然静电控制能力大幅提升，但也带来了新的物理权衡：

• 电学隔离增强：全围栅结构有效隔离漏极电场，减少电荷泄漏路径，提升关态特性；
• 载流子迁移率受限：在纳米线结构中，强量子限制效应和界面散射导致电子/空穴迁移率下降；
• 应力工程受限：传统应变硅技术难以应用于超薄纳米结构；
• 导通电流（I_on）平衡问题：需通过多堆叠纳米片或宽体设计补偿驱动能力损失。

例如，在三星3GAE工艺中采用的纳米片GAAFET，通过调节纳米片厚度（如5–7nm）和堆叠数量（2–4层），在保持良好静电控制的同时优化了迁移率表现。

6. 技术演进中的解决方案与创新方向

为缓解GAAFET中迁移率与静电控制之间的矛盾，业界正在探索多种协同优化策略：

// 示例：GAAFET结构参数优化目标函数
Objective Function:
  Maximize(μ_eff × C_g) / (C_parasitic + DIBL)

Constraints:
  - t_ch >= 5 nm     // 避免过度量子限制
  - W_eff = N_sheets × W_sheet
  - V_th_roll_off < 50 mV
  - SS <= 65 mV/dec

具体技术手段包括：

1. 使用高迁移率沟道材料（如SiGe pFET、InGaAs nFET）；
2. 引入环形栅极掺杂分布优化电场均匀性；
3. 采用异质集成纳米片（Hetero-channel Nanosheet）提升载流子速度；
4. 开发新型介电层（high-k/metal gate stack）降低界面态密度；
5. 利用应变工程在纳米尺度重构能带结构；
6. 推进原子层沉积（ALD）和选择性外延生长技术以提高结构均一性。