clock stop导致ARM ILA core采样异常

Question

在基于Zynq-7000或Zynq UltraScale+的嵌入式系统中，当ARM处理器执行低功耗模式（如WFI/WFE）或通过CP15寄存器配置使能clock stop（如关闭PL逻辑时钟域中的AXI_HP/AXI_ACP时钟），可能导致ILA（Integrated Logic Analyzer）core因采样时钟丢失或异步复位而停止捕获——即使触发条件已满足。典型表现为：ILA触发指示灯常灭、Vivado Hardware Manager中显示“Not Triggered”或“Stale Data”，但PL逻辑功能正常；进一步排查发现ILA_CLK引脚实测无有效时钟，且clock_stop信号（如PS7的FCLK_CLKx_STOP）被拉高。该问题本质是ILA依赖持续、稳定的采样时钟源，而clock stop机制会切断其时钟供给或引入亚稳态复位，违反ILA core的时序约束要求。如何在保留ARM低功耗特性的同时，保障ILA时钟域持续有效？

Answer 1

在Zynq系统中实现低功耗与ILA调试共存的深度解析

1. 问题背景与现象描述

在基于Xilinx Zynq-7000或Zynq UltraScale+ MPSoC的嵌入式系统中，ARM Cortex-A系列处理器常通过执行WFI（Wait For Interrupt）或WFE（Wait For Event）指令进入低功耗状态。同时，可通过CP15协处理器寄存器配置使能clock stop功能，例如关闭PS端提供的FCLK_CLKx时钟输出，以降低PL（可编程逻辑）侧功耗。

然而，这种机制可能导致集成逻辑分析仪（ILA, Integrated Logic Analyzer）core失效。典型表现为：

• ILA触发指示灯未亮起
• Vivado Hardware Manager显示“Not Triggered”或“Stale Data”
• PL逻辑功能正常运行
• 实测ILA采样时钟引脚无有效时钟信号
• FCLK_CLKx_STOP信号被拉高

根本原因在于：ILA core依赖一个持续、稳定且满足建立/保持时间要求的采样时钟。当clock stop机制切断其时钟源，或引入异步复位脉冲导致core内部状态紊乱时，ILA将无法正确捕获数据。

2. 根本机理分析

从架构层面深入剖析，Zynq PS（Processing System）与PL之间的时钟关系如下表所示：

时钟源	是否受clock stop影响	典型用途	是否适合驱动ILA
FCLK_CLK0~3	是	AXI HP/ACP接口、用户逻辑	否（低功耗场景下不可靠）
DDR PHY Clock	部分	内存控制器	不推荐
PL独立晶振	否	专用调试域	是
MIO/GPIO输入时钟	否	外设同步	需缓冲处理
Oscillator Primitive (e.g., IBUFDS_GTE2)	否	高速串行收发器参考时钟	是（间接使用）

由此可见，直接由PS生成并受clock stop控制的FCLK在低功耗模式下会停止输出，导致依赖该时钟的ILA失去采样能力。

3. 解决方案设计原则

1. 时钟隔离性：ILA采样时钟必须独立于受clock stop影响的PS时钟域。
2. 稳定性保障：时钟路径应避免跨时钟域亚稳态传播至ILA core。
3. 资源开销最小化：在不影响主功能的前提下增加最少硬件成本。
4. 可配置性：支持开发阶段启用调试时钟，量产时关闭以节省功耗。
5. 兼容Vivado流程：确保ILA core能被正确识别和配置。

这些原则指导我们在系统级做出合理取舍。

4. 典型解决方案对比

以下是五种可行的技术路径及其适用场景：

方案	实现方式	优点	缺点	适用平台
外部晶振 + BUFG	添加独立有源晶振连接PL Bank	完全不受PS控制	增加BOM成本	Zynq-7000 & US+
PL内部MMCM锁定固定频率	使用非FCLK源驱动MMCM	无需额外器件	仍可能受reset影响	同上
Always-On Clock Network	利用US+中的永久时钟网络	低抖动、高可靠性	仅限UltraScale+	Zynq US+
Processor System Reset隔离	禁用FCLK_STOP对ILA模块的影响	软件可配置	需修改PS配置	同上
双时钟ILA切换机制	动态MUX选择工作/调试时钟	灵活适应多种模式	复杂度高	高端项目

5. 推荐实施方法（结合Vivado流程）

以Zynq UltraScale+为例，推荐采用独立MMCM生成调试时钟的方法：

// 示例：在XDC约束文件中定义独立时钟域
create_clock -name debug_clk -period 10.000 [get_ports debug_ref_clk_p]
// 实例化MMCM生成稳定100MHz时钟供ILA使用
inst mmcm_debug_inst (
    .CLK_IN1(debug_ref_clk_p),
    .CLK_OUT1(ila_debug_clk),
    .RESET(reset_n),
    .LOCKED(mmcm_locked)
);

// 在顶层模块中例化ILA，并指定独立时钟
ila_0 your_ila_instance (
    .clk(ila_debug_clk),          // 关键：不能使用FCLK!
    .probe0(your_signal_vector)
);
    

此方法确保即使FCLK_CLKx_STOP被激活，ILA仍能持续采样。

6. 系统级流程图说明

下图为完整的时钟管理与ILA协同工作机制：

graph TD A[ARM CPU执行WFI/WFE] --> B{是否使能Clock Stop?} B -- 是 --> C[PS发出FCLK_CLKx_STOP信号] C --> D[关闭FCLK输出至PL] D --> E[常规用户逻辑暂停] B -- 否 --> F[保持所有时钟运行] G[独立调试时钟源] --> H[MMCM倍频/分频] H --> I[BUFG全局缓冲] I --> J[ILA Core采样时钟输入] J --> K[Vivado实时捕获波形] E --> L[但ILA仍可工作] L --> K style G fill:#d5f5e3,stroke:#2ecc71 style J fill:#f8c471,stroke:#f39c12

7. 软件层配合策略

在Linux或裸机环境中，可通过以下代码控制clock stop行为：

#include "xil_io.h"

// 地址定义（根据实际PS版本调整）
#define SCU_PERIPH_CTRL    0xF8F00900
#define CLK_STOP_MASK      0x00000001

void disable_clock_stop(u32 fclk_index) {
    u32 reg_val;
    reg_val = Xil_In32(SCU_PERIPH_CTRL + fclk_index * 4);
    reg_val &= ~CLK_STOP_MASK;  // 清除stop位
    Xil_Out32(SCU_PERIPH_CTRL + fclk_index * 4, reg_val);
}

// 注意：仅在调试阶段调用，避免长期影响功耗
    

该函数可在启动阶段临时禁用特定FCLK的自动停用功能，为ILA争取稳定时钟窗口。

8. 验证与测试建议

为确保方案有效性，建议执行以下验证步骤：

1. 使用示波器测量ILA_CLK引脚，在WFI后确认时钟仍在运行
2. 设置ILA触发条件为已知事件（如GPIO翻转）
3. 让CPU进入低功耗模式并产生触发信号
4. 检查Vivado是否成功捕获到波形
5. 对比开启/关闭clock stop两种情况下的ILA行为差异
6. 评估额外功耗增量是否可接受
7. 进行长时间压力测试验证稳定性
8. 在不同温度和电压条件下重复测试
9. 记录ILA捕获延迟与预期一致性
10. 归档XDC约束与Block Design截图用于后续维护

通过系统化验证可确保调试基础设施的鲁棒性。