AD中禁止铺铜区域为何无法阻止铜皮自动填充？

Question

在Altium Designer（AD）中，禁止铺铜区域（Keep-Out Layer或Polygon Cutout）无法阻止铜皮自动填充，是高频设计陷阱。常见原因有三：一是误用图层——Keep-Out Layer仅定义板框与布线/过孔禁止区，**不参与铺铜边界计算**；真正生效的是“Polygon Pour Cutout”（需在多边形铺铜内部绘制并设为Cutout类型）；二是铺铜未重新灌注（右键→“Pour Selected Polygons”或快捷键T→G），修改禁止区后未刷新；三是对象层级错误——Cutout必须位于与铺铜**同一层且被其完全包含**，若跨层或位于铺铜外轮廓之外则无效。此外，铺铜属性中“Remove Islands”或“Thermal Relief”设置异常也可能导致异常填充。建议统一使用“Place → Polygon Pour Cutout”，并勾选“Repour after Edit”以实时验证。

Answer 1

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一、现象层：高频设计中“铺铜穿洞”的典型失控行为

在高速PCB设计（如DDR5、PCIe 5.0、射频前端）中，工程师常发现：在Keep-Out Layer上绘制矩形禁止区后，覆铜仍毫无顾忌地填充至该区域——信号完整性恶化、EMI骤增、热耦合加剧。这不是软件Bug，而是AD对“禁止”语义的严格分层建模所致。该现象在多层板L3/L4电源/地平面中尤为顽固，且往往在Gerber输出或制造回签阶段才暴露。

二、图层语义层：Keep-Out Layer ≠ 铺铜裁剪层（核心认知断层）

• Keep-Out Layer：仅用于定义机械边界、布线/过孔禁止区、钻孔限制，其对象不参与任何Polygon Pour的拓扑计算；
• Polygon Pour Cutout：是铺铜对象的子元素，必须在铺铜已存在前提下，通过Place → Polygon Pour Cutout命令插入，并自动绑定至当前铺铜网络与层；
• 二者在PCB面板中同属“禁止类”图形，但底层数据模型截然不同——前者属Board Outline & Clearance范畴，后者属Pour Topology Engine范畴。

三、刷新机制层：灌铜非实时，依赖显式重生成

Altium Designer采用惰性灌铜（Lazy Pour）策略：所有铺铜操作（含Cutout增删/移动）均只更新几何描述，不自动重计算铜皮填充。必须执行以下任一操作触发重灌：

触发方式	快捷键/路径	适用场景
单铺铜刷新	右键铺铜 → Pour Selected Polygons	精准调试某一层某一块铜皮
全板刷新	T → G（Tools → Polygon Pours → Repour All）	批量修改后全局验证

四、空间层级层：Cutout的“三重嵌套约束”

一个有效的Polygon Pour Cutout必须同时满足：

1. 层一致性：Cutout必须位于与目标铺铜完全相同的铜层（如铺铜在Bottom Layer，Cutout也必须在此层）；
2. 拓扑包含性：Cutout图形必须完全位于铺铜主轮廓（Main Outline）内部，哪怕超出1μm都将被忽略；
3. 对象隶属性：Cutout必须由Place → Polygon Pour Cutout创建（而非普通多边形+属性改为Cutout），确保其Parent Polygon ID正确绑定。

五、高级参数层：“Remove Islands”与“Thermal Relief”的隐式干扰

当铺铜被Cutout切割后，可能产生孤立铜岛（Islands）。若铺铜属性中启用Remove Islands且阈值设为0mil，AD将强制移除所有微小铜片——包括本应保留的热焊盘连接桥；而Thermal Relief若设置为None或Direct Connect，则可能绕过散热焊盘逻辑，使过孔直接连通被Cutout包围的铜区。建议配置如下：

Remove Islands: Enabled, Minimum Area = 1000 mil²  
Thermal Relief: Enabled, Spoke Width = 12 mil, Gap = 20 mil, Conductors = 4

六、工程实践层：防错工作流与自动化验证

graph TD A[启动铺铜设计] --> B[先绘制完整主铺铜轮廓] B --> C[执行首次Pour] C --> D[Place → Polygon Pour Cutout] D --> E[拖拽/编辑Cutout至目标位置] E --> F{勾选Repour after Edit?} F -->|Yes| G[实时刷新并高亮冲突] F -->|No| H[手动T→G验证] G --> I[运行Design Rule Check
DRC: Clearance, Polygon Connect] H --> I

七、深度陷阱层：跨网络铺铜与Cutout的继承性失效

当多个网络（如GND与PWR_3V3）共用同一铺铜对象（即Multi-net Polygon）时，Cutout仅对当前选中网络生效。若未在Properties面板中明确指定Net = GND，AD可能将Cutout应用于默认网络或忽略。此时需：① 拆分为独立单网铺铜；② 或在Cutout属性中强制设定Associated Net字段。

八、验证手段层：三维度交叉确认法

• 视觉层：切换View → Board Insight → Polygon Pours，查看Cutout是否显示为绿色虚线框且标注Cutout；
• 数据层：右键铺铜 → Properties → 展开Cutouts列表，确认数量与坐标；
• 输出层：生成Gerber RS-274X后，用GC-Prevue打开Bottom Copper层，观察Cutout区域是否为纯白（无铜）。

九、版本演进层：AD 22+ 的增强能力与兼容风险

自Altium Designer 22起，引入Dynamic Polygon Cutout支持参数化尺寸驱动（如绑定到规则中的Clearance值），但旧版项目导入后可能丢失关联性。此外，Repour after Edit在AD 23中默认开启，而AD 21及更早版本需手动勾选——团队协作时务必统一版本策略并检查Preferences → PCB Editor → General → Repour polygons after modification状态。

十、架构反思层：从“禁止思维”到“主动定义”的范式升级

资深硬件工程师应意识到：AD的铺铜引擎本质是基于约束的拓扑求解器，而非布尔减法工具。“禁止”只是表象，真正可靠的是主动定义铜皮的几何边界与连接策略。因此，在关键区域（如晶振下方、RF走线下方），推荐放弃Cutout，改用Manual Polygon精确绘制镂空轮廓，并设置Pour Over Same Net Only = True与Locked = Yes，实现物理级可控。

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