单端输出差分放大器做STB仿真时，如何正确设置断点并保证环路增益准确性？

Question

在单端输出差分放大器的STB（Stability Test Bench）仿真中，常见技术问题是：**断点位置选择不当导致环路增益（LG）失真或相位误差显著**。由于差分结构本身具有共模与差模耦合特性，若在单端输出侧（如仅断开OUTP或OUTN）强行插入STB探针，会破坏环路对称性，引入非物理共模扰动；而若在反馈网络前端（如电阻分压点）断开，则可能忽略输出级负载效应与版图寄生不对称性。更严重的是，Cadence Spectre/APS中默认STB配置未适配单端输出场景，易误将差分信号视为两个独立单端环路，导致AC分析时增益被错误折半、相位跳变。此外，DC工作点偏移、共模反馈（CMFB）环路未同步断开，亦会造成小信号模型失配。这些问题共同导致环路增益幅频/相频响应偏离实际，使PM（相位裕度）预估偏差达20°以上，严重误导稳定性判断。

Answer 1

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一、现象层：STB仿真中环路增益失真的典型表征

• AC扫描结果中环路增益（LG）幅值在低频段异常衰减（如-6 dB而非0 dB），相位曲线在关键频点出现非单调跳变（±90°突变）
• 同一电路在不同断点位置下PM预测值波动达22°~35°，且与实测环路响应（如网络分析仪注入法）偏差显著
• Cadence ADE L环境中“stb_analysis”报告提示“Loop not found”或“DC operating point inconsistent”，但仿真无报错

二、结构层：差分拓扑与单端输出的固有耦合矛盾

单端输出差分放大器（如Folded-Cascode with resistive summing、OTA+buffer单端输出结构）本质是差模信号主导、共模路径隐含闭环。其稳定性分析必须同时满足：

约束维度	物理含义	STB建模失效风险
差模环路完整性	主信号通路（IN→OUTP/OUTN→反馈→IN）需保持小信号对称激励	单端断开OUTP → 强制OUTN悬空 → 共模节点电压漂移 → gm偏置点偏移
共模反馈（CMFB）耦合性	CMFB环路常复用部分主反馈网络（如共用电阻分压器）	仅断开主环路未禁用CMFB → 双环路竞争 → 小信号模型含非线性耦合项

三、工具层：Cadence Spectre/APS默认STB引擎的适配缺陷

// Spectre默认stb_setup配置致命误区：
stb_analysis (
  type = loopgain
  method = ac
  // ⚠️ 缺失关键参数：mode = 'diff' 或 'se_out'
  // 默认mode = 'single' → 自动将OUTP/OUTN视为独立端口 → LG = 0.5 × 实际差模LG
  // 导致相位计算基于错误参考（如以OUTP为0°基准，忽略OUTN 180°反相关系）
)

四、方法层：高保真STB断点选择的三维决策矩阵

graph TD A[断点候选位置] --> B{是否维持差模激励对称性？} A --> C{是否包含版图寄生主导区？} A --> D{是否隔离CMFB环路？} B -- 否 --> E[OUTP单端点：❌ 禁用] C -- 否 --> F[电阻分压前端：❌ 忽略bondwire/PCB寄生] D -- 否 --> G[主反馈节点：❌ CMFB干扰] B -- 是 --> H[跨输出端口虚拟断点] C -- 是 --> I[输出级源极/漏极金属层连接点] D -- 是 --> J[CMFB使能信号注入点+主环路同步断开]

五、实践层：工业级STB仿真标准化流程（含代码片段）

1. Step 1：DC预校准 —— 运行“op”分析并手动检查CMFB输出电压（Vcmfb_ctrl）是否收敛至设计值±1mV
2. Step 2：双环路显式建模 —— 在Spectre netlist中添加CMFB断开开关：
   cmfb_stb_sw <cmfb_en> gnd vdd stb_control sw_model
3. Step 3：差模STB探针部署 —— 使用stb_probe在输出级负载等效点（如MOSFET drain + metal RLC寄生后）插入：
   stb_probe outp outn mode=diff
4. Step 4：AC扫描参数强化 —— 设置ac_options fstart=10 fstop=10G nsteps=2000，启用gmin=1e-15抑制数值病态

六、验证层：多维度交叉验证黄金准则

• 理论验证：对比Parker-Sochacki解析法推导的环路传输函数零极点位置与STB提取结果，误差<3%
• 版图反标验证：将Calibre PEX提取的寄生网表（含MIM电容不对称、resistor metal thickness variation）导入STB仿真，PM偏差应<5°
• 硬件对标验证：使用Picoprobe在芯片封装引脚注入10mV AC信号，实测环路增益与修正后STB结果在GBW±20%内重合

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