AD打散地孔时为何出现地网络断连或DRC报错？

Question

在Altium Designer中打散地孔（即对覆铜区域执行“Polygon Pour Cutout”或手动删除部分地铜后重新铺铜）时，常因铺铜策略配置不当导致地网络断连或DRC报错。典型原因包括：① 覆铜属性中“Remove Islands”被启用，误删孤立小块地铜（如BGA下方散热焊盘连接的窄铜舌）；② “Polygon Connect Style”设为“Relief Connect”且热焊盘（Thermal Relief）间隙过大或辐条数不足，使高频/大电流路径等效阻抗升高，DRC检测到“Net Antenna”或“Unconnected Pin”；③ 打散操作破坏了多层板中地平面的连续性，而未同步更新内层分割或未设置正确的“Layer Stack”与“Plane Connect Rules”。此外，若使用“Pour Over Same Net Objects”禁用，覆铜将不覆盖已有地过孔或焊盘，造成隐性断连。建议开启实时铺铜（Dynamic Polygon Pour）、检查“Repour All”后网络连通性，并利用“PCB Panel → Nets”验证地网络节点完整性。

Answer 1

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一、现象层：识别“打散地孔”后典型DRC与连通性异常

在Altium Designer中执行Polygon Pour Cutout（覆铜挖空）或手动删减地铜再重铺后，高频出现以下三类表征性报错：

• Net Antenna：DRC提示某GND过孔/焊盘存在“悬空引脚”，实为热焊盘辐条未连接至主铜皮；
• Unconnected Pin：BGA底部散热焊盘（如Thermal Pad）被标记为未连接，但原理图已绑定GND网络；
• Copper Island Removed：日志显示“Island removed from polygon pour”，对应BGA下方0.3mm宽的窄铜舌意外消失。

二、配置层：四大关键覆铜属性与隐性耦合逻辑

参数名称	默认值	高风险配置	物理影响
Remove Islands	Enabled	✅ 启用（未加白名单）	删除<5mil²孤立铜区，切断BGA散热路径
Polygon Connect Style	Relief Connect	辐条数=2，间隙=20mil	100MHz下等效阻抗＞80mΩ，引发压降与EMI
Pour Over Same Net Objects	Disabled	❌ 禁用	覆铜绕开同网络过孔/焊盘，形成“视觉连续、电气断连”
Dynamic Polygon Pour	Disabled	❌ 关闭	修改Cutout后需手动Repour All，易遗漏

三、架构层：多层板地平面连续性的三维校验模型

地网络跨层完整性依赖三层协同：

1. 层叠定义：在Layer Stack Manager中确认GND Plane层为Internal Plane类型（非Signal），且厚度/介电常数符合SI要求；
2. 分割规则：若使用Split Plane，需在Design → Rules → Plane → Plane Connect Style中为每一分割区域单独配置热焊盘规则；
3. 跨层连接：检查PCB Panel → Nets → GND，展开所有节点，验证内层Plane层过孔是否出现在Connected Objects列表中。

四、验证层：基于网络拓扑的自动化连通性审计流程

graph TD
  A[执行Polygon Cutout] --> B{启用Dynamic Polygon Pour?}
  B -->|否| C[手动Repour All]
  B -->|是| D[实时重铺触发]
  C & D --> E[运行Tools → Design Rule Check]
  E --> F{DRC报告含GND相关错误?}
  F -->|是| G[打开PCB Panel → Nets → GND]
  F -->|否| H[跳转至步骤I]
  G --> I[展开所有Nodes，比对Connected Objects数量是否≥原理图Pin数]
  I --> J[导出Netlist Comparison Report验证无漏连]

五、实战层：BGA散热铜舌保全的三步加固法

1. 预设铜舌白名单：在Design → Board Outline内绘制BGA区域矩形，右键Properties → Polygon Pour Cutout并勾选Preserve Islands in this Area；
2. 热焊盘精细化配置：对BGA地焊盘批量设置Rule → Plane → Polygon Connect Style，指定Relief Connect辐条数=4、间隙=8mil、导体宽度=15mil；
3. 覆铜覆盖强制策略：全局启用Pour Over Same Net Objects，并在Tools → Preferences → PCB Editor → General中勾选Re-pour polygons after modification。

六、进阶层：面向信号完整性（SI）与电源完整性（PI）的覆铜策略升级

对高速/大电流设计，需超越基础DRC合规，构建如下增强机制：

• 在PCB Panel → Properties → Polygon中启用Use Minimum Width for Relief Conductors，确保热焊盘最小导体宽度≥走线最小线宽；
• 为关键GND网络（如CPU Core GND）创建独立Plane Connect Rule，禁用Remove Islands并设置Minimum Island Size = 0；
• 利用Reports → Network Connectivity生成GND网络邻接矩阵，导入Python进行连通分量分析（CC），识别潜在孤岛簇。

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