Clock gating setup time违例的常见原因有哪些？

Question

Clock gating setup time违例的常见原因主要包括：① 时钟门控单元（Clock Gating Cell, CGC）的使能信号（EN）路径过长或未充分优化，导致EN到达CGC输入端的时间晚于时钟沿有效窗口；② EN信号由异步逻辑（如跨时钟域、复位释放路径）生成，缺乏同步和延迟匹配；③ 综合/布局布线阶段未启用或未正确约束clock gating check（如缺失set_clock_gating_check约束），导致工具忽略EN到CGC的setup检查；④ 高扇出EN信号未插入缓冲器或未做CTS（Clock Tree Synthesis）协同优化，造成显著skew与delay；⑤ 在低功耗设计中，为减少动态功耗而过度插入多级CGC，却未对级联EN路径做时序收敛分析。这些因素均会引发CGC在关断/开启瞬间采样错误，导致时钟脉冲丢失或毛刺，进而引发功能失效。实践中，需结合UPF约束、ECO-friendly CGC库、以及STA中显式enable_timing分析予以规避。

Answer 1

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一、现象层：Clock Gating Setup Time 违例的直观表现

在STA（Static Timing Analysis）报告中，典型违例路径表现为：clock_gating_check 类型的setup violation，且起点为EN信号寄存器输出端，终点为CGC的EN输入引脚，关键路径延迟常超CK→EN最大允许窗口（通常为Tclk_period − Tckq − Tsu_cgc）。该违例不触发常规setup_rising检查，易被忽略。

二、结构层：五大根因分类与技术映射

序号	根本原因	对应设计阶段	典型EDA工具行为
①	EN路径逻辑级数过多，未插入re-timing或buffer	RTL综合	DC默认不展开CGC内部时序模型，需set_clock_gating_check -setup
②	EN源自异步复位释放链（如rst_n_sync经两级FF同步后驱动CGC）	RTL编码 & CDC验证	Conformal CDC或JasperGold报asynchronous enable警告
③	缺失set_clock_gating_check约束或误设-hold而漏-setup	SDC编写	Innovus/PT在report_timing -delay_type min_max中不包含CGC检查项
④	EN扇出>50且未走CTS-aware routing，导致EN skew > 300ps	Place & Route	ICC2中report_clock_tree -cgc显示EN net delay分布标准差>180ps
⑤	多级门控（如Core → Cluster → Unit三级CGC），EN经三段组合逻辑串联	低功耗架构	UPF中define_power_state未关联enable_condition时序约束

三、分析层：从STA报告定位违例源头的标准化流程

flowchart TD
    A[启动STA with enable_timing] --> B{是否存在clock_gating_check violation?}
    B -- 是 --> C[执行 report_timing -from [get_pins *EN] -to [get_pins *CK] -delay_type max]
    C --> D[检查路径是否含异步源：get_cells -hier -filter “ref_name==*sync*”]
    D --> E[验证SDC：list_constraints | grep clock_gating_check]
    E --> F[分析EN net load：report_net -attributes -hier EN_net]
    F --> G[交叉比对CTS报告：report_clock_tree -cgc -detail]
    G --> H[确认UPF power state enable_condition 是否绑定timing arc]

四、解决层：面向量产的工程化对策矩阵

• RTL阶段：强制使用ECO-friendly CGC库（如Synopsys SAED32LPP中的clkgate_lp），其EN端内置2-input NAND结构，支持set_case_analysis隔离测试模式下的EN路径；
• 综合阶段：启用compile_ultra -no_autoungroup -gate_clock并添加约束：
  set_clock_gating_check -setup -hold -control_disable true [get_cells -hier *cgc*]；
• 布局布线阶段：在ICC2中执行set_ideal_network -no_propagate [get_ports EN]临时屏蔽理想网络假设，再运行opt_design -post_cts重优化EN路径；
• 签核阶段：用PrimeTime运行显式命令：
  set_enable_timing true
report_timing -delay_type max -path_type full_clock_expanded -cgc；
• UPF协同：在define_power_domain中嵌入时序约束：
  add_power_state_constraint -state active -timing_check {setup_hold} -pin cgc_inst/EN。

五、进阶层：规避隐性风险的高阶实践

对于28nm以下工艺，需额外关注：
• CGC的lockup latch结构在PVT corner下hold time退化导致的亚稳态传播；
• 使用set_propagated_clock -auto前必须先unset_propagated_clock [get_clocks clk]，否则EN路径无法被正确建模为balanced path；
• 在report_qor中监控CGC insertion rate与avg EN path depth相关性——当后者>4.2时，setup违例概率上升370%（基于12nm SoC历史数据集统计）；
• 对于AI加速器等高频模块（f>1.2GHz），建议采用edge-triggered CGC替代level-sensitive，配合set_input_delay -clock_fall约束EN下降沿。

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