【Verilog语句】用的quartus17.1,程序编译没有问题,但模块一直调用不出来,求大佬帮看

在网上看了一些关于调用模块的方法,大多是模块使用的语法,具体的使用都没有
就发个贴想求一个大佬讲解一些

module LED(clk_50m,clk_1hz,reset,pause,led);
    input clk_50m,reset,pause;
    output clk_1hz;
    output reg [1:0] led;

    clk_50M U1(reset,pause,clk_50m,clk_1hz);
always@(posedge clk_1hz or negedge reset or negedge pause)
    begin
        if(!reset)
            begin
                led <= 2'b11;
            end
        else if(!pause)
            begin
                led = led;
            end
        else if(led == 2'b00)
            begin
                led = 2'b11;
            end
        else
            led <= led - 1;
    end
endmodule

module clk_50M(reset,pause,clk_50m,clk_1hz);
    input clk_50m;
    input reset;
    input pause;
    output clk_1hz;

    reg clk_1hz;
    reg [24:0] cnt;
    always@(posedge clk_50m or negedge reset or negedge pause)
    begin
        if(!reset)
            begin
                cnt = 25'd0;
            end
        else if(!pause)
            begin
                cnt <= cnt;
            end
        else if(cnt > 25'd25000000)
            begin
                cnt = 25'd0;
                clk_1hz <= ~ clk_1hz;
            end
        else cnt <= cnt + 1'b1;
    end
endmodule

这个程序是用来写模4的减法器(刚刚开始学FPGA),然后主模块调用分频模块时,clk1hz始终没有输出。最初的想法是调用函数以后,以为会有clk1hz的输出,然后接着在always里面使用。我觉得可能是我对模块调用有一些误解,希望大佬解释!!!!

1个回答

首先,不建议你这样在一个文件里写两个module,最好写两个文件,一个文件一个module,然后在顶层模块里例化;其次,时序电路里不要用阻塞赋值!

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module Count (rst_n,clk,outh); input rst_n,clk; output [3:0] outh; reg [2:0] out2; reg [3:0] pout; always@(posedge clk or negedge rst_n) begin if (!rst_n) begin out2 <= 0; end else begin out2 <= out2+1; end end always@(posedge clk) begin case(out2) 4'b000:pout<=4'd0; 4'b001:pout<=4'd1; 4'b010:pout<=4'd2; 4'b011:pout<=4'd3; 4'b100:pout<=4'd4; 4'b101:pout<=4'd5; 4'b110:pout<=4'd6; 4'b111:pout<=4'd7; default:pout<=4'd0; endcase end assign outh=pout; endmodule 这个是计数器模块单独仿真没问题![图片说明](https://img-ask.csdn.net/upload/201605/13/1463139358_735750.png) 我把它放到顶层里 ![图片说明](https://img-ask.csdn.net/upload/201605/13/1463139643_748735.png) 输入输出没边 仿真就出现问题了![图片说明](https://img-ask.csdn.net/upload/201605/13/1463139392_629602.png) 求解释(DetecDdge模块单独仿真和放到顶层仿真都没问题)

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帮忙把VHDL主程序转化成verilog语言的。。。跪谢啊

entity dac3283_ctrl is generic ( START_ADDR : std_logic_vector(27 downto 0) := x"0000000"; STOP_ADDR : std_logic_vector(27 downto 0) := x"00000FF" ); port ( rst : in std_logic; clk : in std_logic; -- Sequence interface init_ena : in std_logic; init_done : out std_logic; -- Command Interface clk_cmd : in std_logic; in_cmd_val : in std_logic; in_cmd : in std_logic_vector(63 downto 0); out_cmd_val : out std_logic; out_cmd : out std_logic_vector(63 downto 0); in_cmd_busy : out std_logic; -- SPI control spi_n_oe : out std_logic; spi_n_cs : out std_logic; spi_sclk : out std_logic; spi_sdo : out std_logic; spi_sdi : in std_logic ); end dac3283_ctrl; architecture dac3283_ctrl_syn of dac3283_ctrl is component fmc150_stellar_cmd is generic ( START_ADDR : std_logic_vector(27 downto 0) := x"0000000"; STOP_ADDR : std_logic_vector(27 downto 0) := x"00000FF" ); port ( reset : in std_logic; -- Command Interface clk_cmd : in std_logic; --cmd_in and cmd_out are synchronous to this clock; out_cmd : out std_logic_vector(63 downto 0); out_cmd_val : out std_logic; in_cmd : in std_logic_vector(63 downto 0); in_cmd_val : in std_logic; -- Register interface clk_reg : in std_logic; --register interface is synchronous to this clock out_reg : out std_logic_vector(31 downto 0); --caries the out register data out_reg_val : out std_logic; --the out_reg has valid data (pulse) out_reg_addr : out std_logic_vector(27 downto 0); --out register address in_reg : in std_logic_vector(31 downto 0); --requested register data is placed on this bus in_reg_val : in std_logic; --pulse to indicate requested register is valid in_reg_req : out std_logic; --pulse to request data in_reg_addr : out std_logic_vector(27 downto 0); --requested address --mailbox interface mbx_in_reg : in std_logic_vector(31 downto 0); --value of the mailbox to send mbx_in_val : in std_logic --pulse to indicate mailbox is valid ); end component fmc150_stellar_cmd; component pulse2pulse port ( rst : in std_logic; in_clk : in std_logic; out_clk : in std_logic; pulsein : in std_logic; pulseout : out std_logic; inbusy : out std_logic ); end component; component dac3283_init_mem is port ( clka : in std_logic; addra : in std_logic_vector(4 downto 0); douta : out std_logic_vector(15 downto 0) ); end component; constant ADDR_GLOBAL : std_logic_vector := x"0000020"; constant ADDR_MAX_WR : std_logic_vector := x"000001F"; constant ADDR_MAX_RD : std_logic_vector := x"000001F"; type sh_states is (idle, instruct, data_io, data_valid); signal sh_state : sh_states; signal serial_clk : std_logic; signal sclk_ext : std_logic; signal out_reg_val : std_logic; signal out_reg_addr : std_logic_vector(27 downto 0); signal out_reg : std_logic_vector(31 downto 0); signal in_reg_req : std_logic; signal in_reg_addr : std_logic_vector(27 downto 0); signal in_reg_val : std_logic; signal in_reg : std_logic_vector(31 downto 0); signal done_sclk : std_logic; signal init_done_sclk : std_logic; signal init_done_tmp : std_logic; signal init_done_prev : std_logic; signal init : std_logic; signal init_tmp : std_logic; signal init_reg : std_logic; signal inst_val : std_logic; signal inst_reg_val : std_logic; signal inst_rw : std_logic; signal inst_reg : std_logic_vector(4 downto 0); signal data_reg : std_logic_vector(7 downto 0); signal sh_counter : integer; signal shifting : std_logic; signal read_n_write : std_logic; signal ncs_int : std_logic; signal busy : std_logic; signal sdi : std_logic; signal shift_reg : std_logic_vector(15 downto 0); signal init_address : std_logic_vector(4 downto 0); signal init_data : std_logic_vector(15 downto 0); signal read_byte_val : std_logic; signal data_read_val : std_logic; signal data_read : std_logic_vector(7 downto 0); begin ---------------------------------------------------------------------------------------------------- -- Generate serial clock (max 20MHz) ---------------------------------------------------------------------------------------------------- process (clk) -- Divide by 2^4 = 16, CLKmax = 16 x 20MHz = 320MHz variable clk_div : std_logic_vector(3 downto 0) := (others => '0'); begin if (rising_edge(clk)) then clk_div := clk_div + '1'; -- The slave samples the data on the rising edge of SCLK. -- therefore we make sure the external clock is slightly -- after the internal clock. sclk_ext <= clk_div(clk_div'length-1); serial_clk <= sclk_ext; end if; end process; ---------------------------------------------------------------------------------------------------- -- Stellar Command Interface ---------------------------------------------------------------------------------------------------- fmc150_stellar_cmd_inst : fmc150_stellar_cmd generic map ( START_ADDR => START_ADDR, STOP_ADDR => STOP_ADDR ) port map ( reset => rst, clk_cmd => clk_cmd, in_cmd_val => in_cmd_val, in_cmd => in_cmd, out_cmd_val => out_cmd_val, out_cmd => out_cmd, clk_reg => clk, out_reg_val => out_reg_val, out_reg_addr => out_reg_addr, out_reg => out_reg, in_reg_req => in_reg_req, in_reg_addr => in_reg_addr, in_reg_val => in_reg_val, in_reg => in_reg, mbx_in_val => '0', mbx_in_reg => (others => '0') ); ---------------------------------------------------------------------------------------------------- -- Shoot commands to the state machine ---------------------------------------------------------------------------------------------------- process (rst, clk) begin if (rst = '1') then init_done <= '0'; init_done_tmp <= '0'; init_done_prev <= '0'; init <= '0'; in_reg_val <= '0'; in_reg <= (others => '0'); inst_val <= '0'; inst_rw <= '0'; inst_reg <= (others=> '0'); data_reg <= (others=> '0'); elsif (rising_edge(clk)) then init_done <= init_done_sclk; init_done_tmp <= done_sclk; init_done_prev <= init_done_tmp; -- Release the init flag on rising edge init done if (init_done_tmp = '1' and init_done_prev = '0') then init <= '0'; -- Enable the init flag when enable flag is high, but done flag is low elsif (init_ena = '1' and init_done_tmp = '0') then init <= '1'; -- There is one additional status and control register available elsif (out_reg_val = '1' and out_reg_addr = ADDR_GLOBAL) then init <= out_reg(0); end if; -- There is one additional status and control register available if (in_reg_req = '1' and in_reg_addr = ADDR_GLOBAL) then in_reg_val <= '1'; in_reg <= conv_std_logic_vector(0, 27) & '0' & busy & '0' & '0' & init_done_prev; -- read from serial if when address is within device range elsif (in_reg_addr <= ADDR_MAX_RD) then in_reg_val <= data_read_val; in_reg <= conv_std_logic_vector(0, 24) & data_read; else in_reg_val <= '0'; in_reg <= in_reg; end if; -- Write instruction, only when address is within device range if (out_reg_val = '1' and out_reg_addr <= ADDR_MAX_WR) then inst_val <= '1'; inst_rw <= '0'; -- write inst_reg <= out_reg_addr(4 downto 0); data_reg <= out_reg(7 downto 0); -- Read instruction, only when address is within device range elsif (in_reg_req = '1' and in_reg_addr <= ADDR_MAX_RD) then inst_val <= '1'; inst_rw <= '1'; -- read inst_reg <= in_reg_addr(4 downto 0); data_reg <= data_reg; -- No instruction else inst_val <= '0'; inst_rw <= inst_rw; inst_reg <= inst_reg; data_reg <= data_reg; end if; end if; end process; -- Intruction pulse pulse2pulse_inst0 : pulse2pulse port map ( rst => rst, in_clk => clk, out_clk => serial_clk, pulsein => inst_val, pulseout => inst_reg_val, inbusy => open ); ---------------------------------------------------------------------------------------------------- -- Serial interface state-machine ---------------------------------------------------------------------------------------------------- process (rst, serial_clk) begin if (rst = '1') then init_tmp <= '0'; init_reg <= '0'; sh_state <= idle; sh_counter <= 0; shifting <= '0'; read_n_write <= '0'; ncs_int <= '1'; elsif (rising_edge(serial_clk)) then -- Double synchonise flag from other clock domain init_tmp <= init; init_reg <= init_tmp; -- Main state machine case sh_state is when idle => sh_counter <= shift_reg'length-data_reg'length-1; --total length minus data bytes; -- Accept every instruction if (inst_reg_val = '1' or init_reg = '1') then shifting <= '1'; read_n_write <= inst_rw and not init_reg; -- force write during init ncs_int <= '0'; sh_state <= instruct; else shifting <= '0'; ncs_int <= '1'; end if; when instruct => if (sh_counter = 0) then sh_counter <= data_reg'length-1; sh_state <= data_io; else sh_counter <= sh_counter - 1; end if; when data_io => if (sh_counter = 0) then sh_counter <= shift_reg'length-data_reg'length-1; --total length minus one data byte; shifting <= '0'; ncs_int <= '1'; if (read_n_write = '1') then sh_state <= data_valid; else sh_state <= idle; end if; else sh_counter <= sh_counter - 1; end if; when data_valid => sh_state <= idle; when others => sh_state <= idle; end case; end if; end process; busy <= '0' when (sh_state = idle and init_reg = '0') else '1';

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将下列c程序改为verilog程序 #include <stdio.h> #include <stdlib.h> int f0(int, int, int); int f1(int, int, int); int f2(int, int, int); int f3(int, int, int); int main(int argc, char ** argv) { unsigned int s[5]={0X12345678,0X23456789,0X3456789A,0X456789AB,0X56789ABC}; unsigned int h[4]={0X11223344,0X22334455,0X33445566,0X44556677}; unsigned int M[48]; unsigned int z,i; unsigned int a, b, c, d, e; unsigned int U; FILE *source, *result; /* for(z=0;z<8;z++) { printf("%d\n", z); scanf("%x",&M[z]); } */ if(argc != 3){ printf("Usage: rng source_file result_file.\n"); return 1; } if((source = fopen(argv[1], "rb")) == NULL){ printf("Error! Can't open %s for read. \n", argv[1]); return 1; } if((result = fopen(argv[2], "wb")) == NULL){ printf("Error! Can't open %s for write. \n", argv[2]); return 1; } while(!feof(source)){ for(z=0;z<8;z++) { fscanf(source, "%x", &M[z]); printf("Data readed is %08X\n", M[z]); //fread(&M[z], sizeof(unsigned int), 1, source); } for(z=8;z<48;z++) { M[z]=((M[z-1]^M[z-2]^M[z-5]^M[z-8])<<1)|((M[z-1]^M[z-2]^M[z-5]^M[z-8])>>31); printf("M[%d] is %08X \n", z, M[z]); } a = h[0]; b = h[1]; c = h[2]; d = h[3]; for(z=0;z<48;z++) { e = (c<<3)|(c>>29); switch(z%4){ case 0: U = f0(a,b,e)+d+M[z]+s[z%5]; break; case 1: U = f1(a,b,e)+d+M[z]+s[z%5]; break; case 2: U = f2(a,b,e)+d+M[z]+s[z%5]; break; case 3: U = f3(a,b,e)+d+M[z]+s[z%5]; break; default: printf("Error!\n"); return 1; } d = c; c = b; b = (a<<23)|(a>>9); a = U; //if(z == 46){ printf("z=%d : ", z); printf("%08X", d); printf("%08X", c); printf("%08X", b); printf("%08X", a); printf("\n"); //} } h[0] = h[0]+a; h[1] = h[1]+b; h[2] = h[2]+c; h[3] = h[3]+d; for(z=0;z<4;z++) { printf("%08X", h[z]); } printf("\n"); printf("%08X", d); printf("%08X", c); printf("%08X", b); printf("%08X", a); printf("\n"); for(z=0;z<4;z++) { fprintf(result, "%08X\n", h[z]); } printf("\n"); //printf("s4 is %X\n", s[4]^s[0]); //printf("s4 is %X\n", ((s[4]<<1)|(s[4]>>31))); } //while fclose(source); fclose(result); return 0; } int f0(int a , int b, int c) { return a^b^c; } int f1(int a , int b, int c) { return (a&b)|(~a&c); } int f2(int a , int b, int c) { return a^(b|~c); } int f3(int a , int b, int c) { return (a&b)|(b&c)|(c&a); }

在ise14.7中,使用verilog编好的程序生成RTL原理图时,看起来没问题,但是生成的Technology原理图却少了很多东西,好多信号线都直接接地了,有大神可以指点迷津吗?

我在编写一个控制信号的程序时,编译通过后,生成了RTL原理图和Technology原理图,但是看起来好像RTL原理图没什么问题, 但是Technology原理图少了很多东西,比如触发器,很多信号线也直接接地了。 我想问的是,如果程序要烧写到CPLD中,最关键的是要看Technology原理图是吧? 下面是我的一些代码,是我程序写的不对的原因吗?初学者,请见谅~ ``` module process01 ( input I_spi_cs0, input [3:0] channel0, input O_rx_done, output reg opwm0a, output reg opwm0b, output reg opwm01, output reg opwm02, output reg opwm03, output reg opwm04, output reg opwm05, output reg opwm06, output reg opwm07, output reg opwm08, output reg opwm09, output reg opwm010, output reg opwm011 ); always @(posedge O_rx_done ) begin case(channel0) 4'd0,4'd11,4'd12,4'd13,4'd14,4'd15: begin opwm0a <= 1'd0; opwm0b <= 1'd0; opwm01 <= 1'd0; opwm02 <= 1'd0; opwm03 <= 1'd0; opwm04 <= 1'd0; opwm05 <= 1'd0; opwm06 <= 1'd0; opwm07 <= 1'd0; opwm08 <= 1'd0; opwm09 <= 1'd0; opwm010 <= 1'd0; opwm011 <= 1'd0; end 4'd1: begin opwm0b <= 1'd1; opwm01 <= 1'd1; opwm02 <= 1'd1; end 4'd2: begin opwm0a <= 1'd1; opwm02 <= 1'd1; opwm03 <= 1'd1; end 4'd3: begin opwm0b <= 1'd1; opwm03 <= 1'd1; opwm04 <= 1'd1; end 4'd4: begin opwm0a <= 1'd1; opwm04 <= 1'd1; opwm05 <= 1'd1; end 4'd5: begin opwm0b <= 1'd1; opwm05 <= 1'd1; opwm06 <= 1'd1; end 4'd6: begin opwm0a <= 1'd1; opwm06 <= 1'd1; opwm07 <= 1'd1; end 4'd7: begin opwm0b <= 1'd1; opwm07 <= 1'd1; opwm08 <= 1'd1; end 4'd8: begin opwm0a <= 1'd1; opwm08 <= 1'd1; opwm09 <= 1'd1; end 4'd9: begin opwm0b <= 1'd1; opwm09 <= 1'd1; opwm010 <= 1'd1; end 4'd10: begin opwm0a <= 1'd1; opwm010 <= 1'd1; opwm011 <= 1'd1; end default: begin opwm0a <= 1'd0; opwm0b <= 1'd0; opwm01 <= 1'd0; opwm02 <= 1'd0; opwm03 <= 1'd0; opwm04 <= 1'd0; opwm05 <= 1'd0; opwm06 <= 1'd0; opwm07 <= 1'd0; opwm08 <= 1'd0; opwm09 <= 1'd0; opwm010 <= 1'd0; opwm011 <= 1'd0; end endcase end endmodule ``` ![图片说明](https://img-ask.csdn.net/upload/202003/02/1583116320_475850.jpg) 这是生成的技术原理图 ![图片说明](https://img-ask.csdn.net/upload/202003/02/1583116373_46671.jpg) 这是生成的RTL原理图

刚学verilog编程序 有个问题问下

always@(posedge cout1) begin if(led_gate_on) begin if(shiwei==4'b1000) begin shiwei<=4'b1001; cout2<=1; end else if(shiwei==4'b1001 ) begin shiwei<=4'b0000; cout2<=0;end else begin shiwei<=shiwei+4'b0001; cout2<=0; end end else if(!led_gate_on) begin shiwei<=4'b1111;cout2=~cout2;cout2=~cout2;end end 最后的else if一段中 我两次取反会产生上升沿和下降沿吗,还是波形不变

Verilog程序编程该怎么做~~~

用Verilog控制数码管0-9循环变化该怎么编程![图片说明](http://forum.csdn.net/PointForum/ui/scripts/csdn/Plugin/001/face/9.gif)![图片说明](http://forum.csdn.net/PointForum/ui/scripts/csdn/Plugin/003/onion/3.gif)![图片说明](http://forum.csdn.net/PointForum/ui/scripts/csdn/Plugin/003/onion/3.gif)![图片说明](http://forum.csdn.net/PointForum/ui/scripts/csdn/Plugin/003/onion/3.gif)![图片说明](http://forum.csdn.net/PointForum/ui/scripts/csdn/Plugin/003/onion/3.gif)

求spi通信verilog代码

小白急求FPGA与ARM板之间SPI通信模式0 的verilog代码,能收一字节回发一字节就行

VERILOG 5个数值比较大小,并且要找出其中相等的数值的位置。要怎么做呢?求思路

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quartus里这个工具怎么打开?

![图片说明](https://img-ask.csdn.net/upload/201501/26/1422256198_920108.jpg)

在中国程序员是青春饭吗?

今年,我也32了 ,为了不给大家误导,咨询了猎头、圈内好友,以及年过35岁的几位老程序员……舍了老脸去揭人家伤疤……希望能给大家以帮助,记得帮我点赞哦。 目录: 你以为的人生 一次又一次的伤害 猎头界的真相 如何应对互联网行业的「中年危机」 一、你以为的人生 刚入行时,拿着傲人的工资,想着好好干,以为我们的人生是这样的: 等真到了那一天,你会发现,你的人生很可能是这样的: ...

程序员请照顾好自己,周末病魔差点一套带走我。

程序员在一个周末的时间,得了重病,差点当场去世,还好及时挽救回来了。

Java基础知识面试题(2020最新版)

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互联网公司工作,很难避免不和黑客们打交道,我呆过的两家互联网公司,几乎每月每天每分钟都有黑客在公司网站上扫描。有的是寻找 Sql 注入的缺口,有的是寻找线上服务器可能存在的漏洞,大部分都...

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搜狗输入法也在挑战国人的智商!

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总结了 150 余个神奇网站,你不来瞅瞅吗?

原博客再更新,可能就没了,之后将持续更新本篇博客。

副业收入是我做程序媛的3倍,工作外的B面人生是怎样的?

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MySQL数据库面试题(2020最新版)

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魂迁光刻,梦绕芯片,中芯国际终获ASML大型光刻机

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优雅的替换if-else语句

场景 日常开发,if-else语句写的不少吧??当逻辑分支非常多的时候,if-else套了一层又一层,虽然业务功能倒是实现了,但是看起来是真的很不优雅,尤其是对于我这种有强迫症的程序"猿",看到这么多if-else,脑袋瓜子就嗡嗡的,总想着解锁新姿势:干掉过多的if-else!!!本文将介绍三板斧手段: 优先判断条件,条件不满足的,逻辑及时中断返回; 采用策略模式+工厂模式; 结合注解,锦...

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有小伙伴问松哥这个问题,他在上海某公司,在离职了几个月后,前公司的领导联系到他,希望他能够返聘回去,他很纠结要不要回去? 俗话说好马不吃回头草,但是这个小伙伴既然感到纠结了,我觉得至少说明了两个问题:1.曾经的公司还不错;2.现在的日子也不是很如意。否则应该就不会纠结了。 老实说,松哥之前也有过类似的经历,今天就来和小伙伴们聊聊回头草到底吃不吃。 首先一个基本观点,就是离职了也没必要和老东家弄的苦...

2020阿里全球数学大赛:3万名高手、4道题、2天2夜未交卷

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为什么你不想学习?只想玩?人是如何一步一步废掉的

不知道是不是只有我这样子,还是你们也有过类似的经历。 上学的时候总有很多光辉历史,学年名列前茅,或者单科目大佬,但是虽然慢慢地长大了,你开始懈怠了,开始废掉了。。。 什么?你说不知道具体的情况是怎么样的? 我来告诉你: 你常常潜意识里或者心理觉得,自己真正的生活或者奋斗还没有开始。总是幻想着自己还拥有大把时间,还有无限的可能,自己还能逆风翻盘,只不是自己还没开始罢了,自己以后肯定会变得特别厉害...

百度工程师,获利10万,判刑3年!

所有一夜暴富的方法都写在刑法中,但总有人心存侥幸。这些年互联网犯罪高发,一些工程师高技术犯罪更是引发关注。这两天,一个百度运维工程师的案例传遍朋友圈。1...

程序员为什么千万不要瞎努力?

本文作者用对比非常鲜明的两个开发团队的故事,讲解了敏捷开发之道 —— 如果你的团队缺乏统一标准的环境,那么即使勤劳努力,不仅会极其耗时而且成果甚微,使用...

为什么程序员做外包会被瞧不起?

二哥,有个事想询问下您的意见,您觉得应届生值得去外包吗?公司虽然挺大的,中xx,但待遇感觉挺低,马上要报到,挺纠结的。

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面试:第十六章:Java中级开发

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