【Verilog语句】用的quartus17.1，程序编译没有问题，但模块一直调用不出来，求大佬帮看

Question

在网上看了一些关于调用模块的方法，大多是模块使用的语法，具体的使用都没有
就发个贴想求一个大佬讲解一些

module LED(clk_50m,clk_1hz,reset,pause,led);
    input clk_50m,reset,pause;
    output clk_1hz;
    output reg [1:0] led;

    clk_50M U1(reset,pause,clk_50m,clk_1hz);
always@(posedge clk_1hz or negedge reset or negedge pause)
    begin
        if(!reset)
            begin
                led <= 2'b11;
            end
        else if(!pause)
            begin
                led = led;
            end
        else if(led == 2'b00)
            begin
                led = 2'b11;
            end
        else
            led <= led - 1;
    end
endmodule

module clk_50M(reset,pause,clk_50m,clk_1hz);
    input clk_50m;
    input reset;
    input pause;
    output clk_1hz;

    reg clk_1hz;
    reg [24:0] cnt;
    always@(posedge clk_50m or negedge reset or negedge pause)
    begin
        if(!reset)
            begin
                cnt = 25'd0;
            end
        else if(!pause)
            begin
                cnt <= cnt;
            end
        else if(cnt > 25'd25000000)
            begin
                cnt = 25'd0;
                clk_1hz <= ~ clk_1hz;
            end
        else cnt <= cnt + 1'b1;
    end
endmodule

这个程序是用来写模4的减法器（刚刚开始学FPGA），然后主模块调用分频模块时，clk1hz始终没有输出。最初的想法是调用函数以后，以为会有clk1hz的输出，然后接着在always里面使用。我觉得可能是我对模块调用有一些误解，希望大佬解释！！！！

Answer 1

首先，不建议你这样在一个文件里写两个module，最好写两个文件，一个文件一个module，然后在顶层模块里例化;其次，时序电路里不要用阻塞赋值！