PADS封装中铜皮挖空后为何仍存在DRC短路报错？

Question

在PADS中对封装焊盘周围的铜皮（如铺铜或覆铜区）执行“挖空”（Void/Remove Copper）操作后，DRC仍报短路（Short）错误，常见原因有三：一是挖空区域未正确关联到对应网络，导致铺铜仍试图连接该焊盘；二是挖空形状未完全覆盖焊盘边缘或存在微小间隙（如0.05mm），而DRC检测基于实际铜箔几何而非视觉显示；三是铺铜属性设置为“Dynamic”且未勾选“Remove Islands”或“Hatch Over Voids”，导致挖空区域被重新填充。此外，若焊盘本身含多层（如Top/Bottom/Soldermask）且挖空仅作用于单层，底层铜仍可能引发跨层短路。验证时需关闭所有图层显示，仅开启Copper和Voids层，用“Measure”工具确认挖空边界与焊盘间距是否满足最小电气间距规则。根本解决需结合网络感知挖空、全层同步处理及铺铜重铺（Rehatch）操作。

Answer 1

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一、现象层：DRC持续报焊盘短路，视觉“已挖空”但电气未隔离

在PADS Layout中完成焊盘周围铜皮的Void操作后，界面显示挖空区域清晰可见，但运行Design Rule Check（DRC）仍提示“Short between [NetA] and [NetB]”——尤其高密度BGA或LQFP封装中高频复现。该现象并非渲染延迟所致，而是DRC引擎基于底层几何拓扑与网络连通性进行严格判定，与人眼所见存在本质差异。

二、图层与数据层：铜皮、挖空、网络三者未形成语义闭环

• Copper层：动态铺铜（Dynamic Copper）生成的实际铜箔多边形数据（Polygon Geometry），含顶点坐标、填充密度、关联网络ID；
• Voids层：独立于网络的图形对象（Graphic Void），若未绑定Net或未启用“Net-aware Void”，仅作视觉遮罩，不参与电气隔离计算；
• Net层：焊盘Pad Stack的网络属性（如Top Pad = VCC, Bottom Pad = GND）决定其电气身份，但Void若未声明“Apply to Net VCC”，铺铜重铺时仍将尝试桥接。

三、配置逻辑层：铺铜属性与挖空策略的隐式耦合关系

铺铜模式	关键选项	未启用后果
Dynamic	✓ Remove Islands ✓ Hatch Over Voids ✗ Apply to Same Net Only	孤岛铜残留；挖空区被交叉影线覆盖；跨网络铜皮未受约束
Static	需手动Rehatch + “Update from Net”	修改Void后铜皮不自动更新，必须显式触发重铺

四、几何精度层：0.05mm间隙引发的“亚像素级”DRC失效

DRC检测采用浮点几何布尔运算（如ClipperLib），对焊盘边缘（圆形/矩形/异形）与Void边界执行精确交集判断。若Void绘制时使用“Snap to Grid=0.1mm”，而设计规则最小间距为0.15mm，则实际间隙可能为0.08mm——视觉不可辨，但DRC判定为“未满足Clearance Rule”。建议启用“Measure Tool”（快捷键M）直接测量焊盘外环至Void内边的最短距离，而非依赖缩放目测。

五、跨层一致性层：单层Void无法解决多层焊盘的立体短路风险

graph TD
  A[Top Layer Pad] -->|Via or Thermal Relief| B[Internal Plane]
  A --> C[Bottom Layer Pad]
  D[Top Void] -->|仅作用于Top| A
  E[Bottom Void] -->|缺失| C
  C -.->|铜皮延伸至Bottom| F[Short to Adjacent Net on Bottom]

六、验证方法论：三层剥离式诊断流程

1. 视图净化：关闭All Layers → 仅开启Copper_Top, Voids_Top, Copper_Bottom, Voids_Bottom；
2. 网络着色：右键焊盘 → “Properties” → 记录Net Name，再用“View > Color by Net”高亮该网络所有铜皮；
3. 几何审计：选中Void → “Edit > Properties” → 查看“Associated Net”字段是否为空；若为空，立即绑定；
4. 重铺强制：全选铺铜 → 右键 → “Pour > Rehatch All”（Dynamic）或 “Pour > Pour Selected”（Static）；

七、根因解决矩阵：网络感知+全层同步+几何可信

终极方案需同步满足三项条件：
① 创建Void时勾选“Apply to Net: [XXX]”，使Void成为网络拓扑的一部分；
② 对多层焊盘，在Top/Bottom/Internal层分别执行相同网络绑定的Void，并确认各层Void几何完全覆盖焊盘投影；
③ 执行“Tools > Options > Pour > Dynamic Pour Settings”，确保全局启用“Remove Islands”与“Hatch Over Voids”，并设置“Minimum Void Size” ≤ 0.025mm以捕获微小间隙。

八、进阶实践：脚本化Void一致性保障（适用于量产项目）

// PADS Logic/Router Script 示例：批量绑定Void到焊盘网络
for each pad in selected_pads {
  net_name = pad.NetName;
  create_void_around_pad(pad, margin=0.2mm);
  assign_void_to_net(created_void, net_name);
}
rebuild_all_pours();

九、经验反模式：工程师高频误操作清单

• 用“Draw Line + Flood Fill”替代专用Void工具（导致非网络感知图形）；
• 修改焊盘尺寸后未同步扩大Void（旧Void边界仍按原始尺寸生成）；
• 在“Group”模式下移动焊盘，Void未随动（因未设为Group成员）；
• 导出Gerber前未执行“Verify Pour”检查铜皮重叠状态。

十、长期架构建议：建立PCB电气完整性CI/CD流水线

将DRC短路检查嵌入Git Pre-Commit Hook，调用PADS Automation API自动执行：
→ 提取所有焊盘及其网络映射表
→ 遍历每个焊盘，验证对应层是否存在有效绑定Void
→ 使用几何引擎API计算焊盘-void最小间距
→ 若任一不达标，阻断提交并输出定位报告（含Layer/Coord/Net/Gap）
该机制可将“挖空失效”类问题左移至设计阶段，避免后期PCB回溯成本激增。

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