modelsim仿真 全部 | 未解决 | 已解决
2018.09.18 16:52来自 qq_43210017 悬赏 5C

Verilog改错 testbench

testbench有几个问题比较雷同 但不知道为什么 都显示最后括号里的内容错了 ``` `timescale 1ns/1ps module count_test; reg clk; wire a,b,c,d,e...
2

回答

2018.09.18 15:22来自 qq_43210017 悬赏 5C

verilog简单改错

在modelsim上编译了一遍但错误都不会改 刚学所以有的问题还很幼稚 拜托大家了 ``` module count(outa,clk,ud,qout,cout,data,load,cin,reset,a,b...
3

回答