verilog 全部 | 未解决 | 已解决
2019.12.23 09:35来自 ''Zing✨

ise verilog 制作数字时钟,数码管引脚问题 signal is connected to multiple drivers

源代码以及管教设计如下 module clock(clk,clk_div,set_mod,set_option,time_add,option_1,qout, secL_1,secH_1,min...
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2019.12.08 16:05来自 嗝。

verilog结构描述方面的问题

Verilog结构描述and A1(S,A,~C),输入可以是~C吗,还是非得要调用一个非门
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2018.12.25 17:34来自 掩日l

Verilog三六九分频计数器拓展

3分频计数器:每当输入信号保持三个周期的高电平时在输出端输出一个周期高电平信号,拓展:六个周期,九个周期 求大致思路以及Verilog代码
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2018.11.15 07:03来自 weixin_42967602

关于Verilog编写状态机的test文件问题

module test(); wire a,b,clk,C,X,reset; reg a1,b1,reset1,clk1; initial begin assign reset1=0; assign a1...
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2018.11.14 12:39来自 weixin_42967602

有关状态机的Verilog代码

我的状态机代码和test代码分别如下: module transformation (a,b,s,clk,S,C,X); input a,b,s,clk; output S,C,X; reg S,C...
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2018.10.27 14:44来自 weixin_43535753

verilog语言关于memory的问题

写了一个关于buffer来输入输出的代码。 完善的功能是先给buffer里面输入6个4-bit的数值,然后在一次串行输出这6个4-bit的值。 定义reg[3:0] buffer[0:5]以后,输入为int,输...
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2018.09.27 03:13来自 goodbyeday 悬赏 40C

FPGA初始化ads1298问题

用Verilog初始化ads1298需要配置哪些寄存器,除了寄存器还需要配置哪些东西。希望详细讲解下,最好有历程
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2018.09.18 15:22来自 qq_43210017 悬赏 5C

verilog简单改错

在modelsim上编译了一遍但错误都不会改 刚学所以有的问题还很幼稚 拜托大家了 ``` module count(outa,clk,ud,qout,cout,data,load,cin,reset,a,b...
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2017.12.16 01:47来自 lurenjie932 悬赏 10C

[已解决] 刚学verilog编程序 有个问题问下

always@(posedge cout1) begin if(led_gate_on) begin if(shiwei==4'b1000) ...
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2017.11.28 11:51来自 RLHaides

[已解决] verilog basys3 计数器设计

想做一个计数器, 当控制端mode为0时, 计数器由1至12递增, 当控制端mode为1时, 计数器由12至1递减, 同时将数字用basys3板上的数码管显示(利用扫描) 可是在basys3板上, 数码管运行停滞在...
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