verilog语言 全部 | 未解决 | 已解决
2018.12.07 11:43来自 weixin_44013627

求一个fpga课程设计电路图 约束 和逻辑综合 脉冲宽度测量电路 verilog语言的

![图片说明](https://img-ask.csdn.net/upload/201812/07/1544182996_52972.jpg)
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2018.09.19 12:50来自 Bei_MingXue

verilog引脚文件的写法???

之前老师给的一个例题中有: setproperty -dict { PACKAGE_PIN R18 IOSTANDARD LVCMOS33 } [get_ports { LED[4] }]; 其中的-di...
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2018.09.18 16:52来自 qq_43210017 悬赏 5C

Verilog改错 testbench

testbench有几个问题比较雷同 但不知道为什么 都显示最后括号里的内容错了 ``` `timescale 1ns/1ps module count_test; reg clk; wire a,b,c,d,e...
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2018.09.18 15:22来自 qq_43210017 悬赏 5C

verilog简单改错

在modelsim上编译了一遍但错误都不会改 刚学所以有的问题还很幼稚 拜托大家了 ``` module count(outa,clk,ud,qout,cout,data,load,cin,reset,a,b...
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2018.09.04 12:20来自 默盼 悬赏 20C

BCH编译码器与 JPEG-LS压缩算法

verilog HDL语言进行 DVB-S2的BCH编译码器硬件实现 与 JPEG-LS压缩算法的硬件实现 哪个更难? 理由呢?有了解这两个的说说看法,谢谢
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2018.06.15 02:09来自 bzl_bf 悬赏 5C

Verilog初学者的有关always的一些问题,希望大佬们麻烦解决一下,谢谢

在Verilog HDL中的always@(敏感事件列表)里,如果想要将电平敏感信号和边沿敏感信号放到一起应该如何处理?比如说我现在假想是always @(negedge rst or posedge clk or...
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2018.05.22 06:20来自 qq_39239174 悬赏 40C

verilog简单错误修改,求大神,急急急

我自己写的一个小程序,怎么改都改不对,求助大神 module shouhuo (k1,k2,a,b,clk,out,out_1,out_2,rst_n); input k1,k2,out,clk,rst_n; in...
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2018.03.31 08:56来自 wz199510 悬赏 5C

Verilog锁存器,锁存6组数据后为什么读取时第一组数据为什么是锁存的第二组数据?

/* en为使能端,get为锁存/显示数据按键,rst为置零按键 */ module suocun( en,get,rst, s1_1,s2_1,s3_1,s1_2,s2_2,s3_2, key, ...
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2017.09.26 07:44来自 醉月含

VERILOG 5个数值比较大小,并且要找出其中相等的数值的位置。要怎么做呢?求思路

VERILOG 5个数值比较大小,并且要找出其中相等的数值的位置。要怎么做呢?求思路
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2017.05.03 03:44来自 知梦 悬赏 1C

求DDS产生方波verilog代码

一些资料都是任意波形产生需要用到ROM及滤波,我想要一个不用ROM和滤波模块的只产生方波的采用DDS产生方波的verilog代码
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