vhdl 全部 | 未解决 | 已解决
2018.10.27 14:44来自

verilog语言关于memory的问题

写了一个关于buffer来输入输出的代码。 完善的功能是先给buffer里面输入6个4-bit的数值,然后在一次串行输出这6个4-bit的值。 定义reg[3:0] buffer[0:5]以后,输入为int,输...
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2018.04.13 11:09来自 HFHJHGFRGHJ 悬赏 20C

fpga sram 读写不成功?

--为什么下列程序在xie0的check_error不变为一,而在du0xiex立马为一? LIBRAry ieee ; use ieee.std_logic_1164.all; use ieee.std_l...
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2017.12.18 13:51来自 internal_Error 悬赏 10C

求助,quartus ii 下vhdl编译问题,和错误原因

本人初学fpga,用quartus II 64,vhdl写的代码,不知道为什么一个简单的代码都编译不通过。 源代码: library IEEE; use IEEE.STD_LOGIC_1164.ALL; u...
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2017.05.06 15:12来自 puzzle55

vhdl中的pcm采编器 求指导

现在有一个pcm采编器的程序,但是参数不符合要求,比如帧同步码、帧长和码率,要怎么改啊
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2017.05.06 05:43来自 z18375010706

VHDL做频率计 哪个大神会

要求 型号EP4CE115F29C7 八位十进制频率计设计。。。。。。哎 忙啊忙特别忙
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2017.03.31 13:17来自 BravePicacho 悬赏 2C

用vhdl语言设计一个11分频电路

如何设计奇数或者偶数分频电路,设计思路及方法,主要是奇数分频,求设计一个11分频电路
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2016.12.25 08:37来自 ??skt

汽车尾灯的vhdl求解释

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity weideng is port(clk,trig...
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2016.10.18 14:20来自 miyoujia

VHDL小白 求各位大神指导✪ω✪

近期在学习计算机组成原理,老师讲了乘法器,让我们课后自己仿真一下,然而,我的连编译都不可以,(ಥ_ಥ) 改了好久了 希望能有指导 谢谢✺◟(∗❛ัᴗ❛ั∗)◞✺![图片](https://img-ask.cs...
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2016.04.25 02:53来自 qq_29628385 悬赏 3C

vhdl错误,急求帮忙看一下

错误是:syntax error:near text"end process ",expecting"if"自己没找到T。T 我就把结构体里面的贴出来,求帮忙 architecture behav of dia...
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2016.03.07 01:47来自 qq_34195833

用vhdl语言设计(7,4)循环码

要用quartus做用modelsim仿真,用到移位寄存器,和并串转换器
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