qq_29120023 2015-06-17 16:46 采纳率: 0%
浏览 5339

VHDL 语言三位计数器

BCD计数器的设计
一、实验目的
1、掌握对时序电路进行设计。
2、设计一个计数范围为0~999的BCD计数器并在七段显示数码管上显示出来。
二、实验原理
一般情况可以采用加法计数器。加法计数器的动作是,每次时钟脉冲信号CLK的上升沿到来时,计数器会将计数值加1。作为计数器还应该由一个使能端EN和清零端CLR:当使能端EN为高电平“1”时,计数器开始计数;当使能端EN为低电平“0”时,计数器停止计数;清零端CLR一般由同步清零和异步清零两种,当清零端CLR为高电平“1”时有效;反之无效。
十进制计数器,当计数满“十”时,应该向高位进位,同时计数变为“0”。在7段显示数码管上显示计数还需要把BCD码转换成7段显示相对应的码,这就需要设计一个译码器。
三、实验内容
1、用VHDL语言编写一个BCD计数器并在七段显示数码管上显示的程序
2、锁定引脚并下载验证结果

  • 写回答

2条回答 默认 最新

  • 帘卷西风 博客专家认证 2015-06-18 00:41
    关注

    你试试看。希望能帮到你。

    library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_unsigned.all;

    entity question is
    port
    (ci:in std_logic; --计数信号

    reset: in std_logic; --异步复位
    load: in std_logic; --同步置数
    clk: in std_logic;
    d : in std_logic_vector(2 downto 0); --置数值
    q : buffer std_logic_vector(2 downto 0);
    co: out std_logic --计数溢出标志
    );
    end question;

    architecture behave of question is
    begin
    process(clk,reset)
    begin
    if(reset='0') then
    q<="000";
    elsif(clk'event and clk='1') then
    if(load='1') then
    q<=d;
    elsif(ci='1') then
    if(q=7) then
    q<="000";
    co<='1';
    else
    q<=q+1;
    co<='0';
    end if;
    end if;
    end if;
    end process;
    end behave;

    评论

报告相同问题?

悬赏问题

  • ¥15 vue2(标签-chrome|关键词-浏览器兼容)
  • ¥15 python网络流自动生成系统 医学领域
  • ¥15 sql查询仓库里都有什么
  • ¥15 代码的修改,添加和运行完善
  • ¥15 krpano-场景分组和自定义地图分组
  • ¥15 lammps Gpu加速出错
  • ¥15 关于PLUS模型中kapaa值的问题
  • ¥15 关于博途V17进行仿真时无法建立连接问题
  • ¥15 机器学习教材中的例题询问
  • ¥15 求.net core 几款免费的pdf编辑器