有没有人知道这个2´b0x,和2´bx0,为啥后面没有东西
case (sel)
2'b00: y = a;
2'b01: y = b;
2'bx0: y = c;
2'b1x: y = d;
2'bz0: y = e;
2'b1?: y = f;
default : y = g;
endcase
为啥个这种不一样呢，有啥区别或者什么功能吗？
Verilog语言用case语句中不定态x的用法
有没有人知道这个2´b0x,和2´bx0,为啥后面没有东西
case (sel)
2'b00: y = a;
2'b01: y = b;
2'bx0: y = c;
2'b1x: y = d;
2'bz0: y = e;
2'b1?: y = f;
default : y = g;
endcase
为啥个这种不一样呢，有啥区别或者什么功能吗？
- 写回答
- 好问题 0 提建议
- 追加酬金
- 关注问题
分享- 邀请回答
-
1条回答 默认 最新
逍遥xiaoy 2022-05-22 19:25关注不是没有东西，是有个逗号，表示和下一行的那个情况有相同的操作，
2'b0x, 2'b0z: 执行的语句；
是这个意思本回答被题主选为最佳回答 , 对您是否有帮助呢?解决 无用评论 打赏举报 分享
- 2022-05-22 16:32回答 1 已采纳 不是没有东西，是有个逗号，表示和下一行的那个情况有相同的操作，2'b0x, 2'b0z: 执行的语句；是这个意思
- 2022-01-03 10:23回答 1 已采纳 verilog 没有浮点数的定义，要实现小数，可以用定浮点的办法。比如将一个小数放大 2^N 倍后去处理。比如将一个小数放大256倍后，最后的8位是小数部分。假设我们只看这最后的8位，小数部分。000
- 2021-09-23 09:24回答 2 已采纳 module test (in, clk, rst_n, out); input in; input clk; input rst_n; output out; reg A;
- 2020-07-22 12:19染血黑兔的博客 语言要素基础语法定义数据类型系统任务与系统函数编译向导 基础语法 定义 注释 单行注释：以“//”开始倒本行结束，不允许连续 多行注释：以“/* ”开始，以“ */”结束。可以跨越多行，但中间不允许嵌套。 // ===...
- 2023-03-10 01:19回答 5 已采纳 该回答引用GPTᴼᴾᴱᴺᴬᴵ以下是一个基于Verilog HDL语言实现八路彩灯的仿真，并使用了module模块的例子： module ColorLightController( input
- 2021-09-03 16:19回答 2 已采纳 module edge_detect( input clk, input rst, input sig, output pos_edge, output n
- 2023-04-13 23:58回答 5 已采纳 引用new bing部分回答作答：以下是满足上述功能的Verilog代码示例： module phone_display( input wire clk, //时钟信号
- 2022-11-09 20:01~Old的博客 阻塞赋值和非阻塞赋值是C语言所没有的，阻塞语句，如果没有写延迟时间看起来是在同一时刻运行的，但实际上是有先后的，即在前面的先运行，然后再运行下面的语句，阻塞语句的秩序与逻辑行为具有很大的关系，而非阻塞...
- 2022-11-24 11:42回答 1 已采纳 仿真是帮你了解发现代码中的错误一些简单的代码可能不需要仿真当一个稍微复杂一点的代码，在写代码的过程中不出错是小概率事件，出错是正常的。我们在进行仿真时能查看我们代码中的所有信号的变化。这对我们找BUG
- 2022-06-15 20:59回答 1 已采纳 代码毛病比较多 module dds ( clk , reset , div , choose , data ); input [5:0] div ; input [1:0] choose ;
- 2022-03-29 21:58回答 2 已采纳 代码没问题能仿真，可能是仿真软件安装设置问题led 输出非常窄的脉冲，仿真能看见，实际在板子上 LED 几乎不亮。需要改
- 2020-07-27 15:17菜的睡不着觉丶的博客 Verilog语言语句介绍结构语句always语句赋值语句条件语句 结构语句 共有两个重要的结构语句 initial 和 always initial 在模块中只执行一次，常用于测试文件的编写，用来产生仿真测试信号（激励信号），或者用于对...
- 2022-09-28 17:54回答 1 已采纳 `timescale 1ns/1ns module testbench_select; reg a,b,c,d; reg s1,s2; wire o; param
- 2021-04-01 14:29bjwhile的博客 本次主要介绍Verilog的块语句概念，块语句对应到高级语言中其实就是多行指令的结构，在C语言等高级语言中由于代码的执行是逐行完成的，而硬件语言涉及到逻辑电路的控制，同步与异步指令的执行效果会有很大差异，因
- 2023-05-17 10:30Hack电子的博客 来源：网络素材Verilog语法的基本概念一、Verilog HDLVerilog HDL是一种用于数字系统设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型也称为模块。Verilog HDL既是一种行为描述的语言也是一种...
- 没有解决我的问题, 去提问
问题事件
系统已结题
6月1日
已采纳回答
5月24日-
创建了问题
5月22日
悬赏问题
- ¥170 如图所示配置eNSP
- ¥20 docker里部署springboot项目，访问不到扬声器
- ¥15 netty整合springboot之后自动重连失效
- ¥15 悬赏！微信开发者工具报错，求帮改
- ¥20 wireshark抓不到vlan
- ¥20 关于#stm32#的问题：需要指导自动酸碱滴定仪的原理图程序代码及仿真
- ¥20 设计一款异域新娘的视频相亲软件需要哪些技术支持
- ¥15 stata安慰剂检验作图但是真实值不出现在图上
- ¥15 c程序不知道为什么得不到结果
- ¥15 键盘指令混乱情况下的启动盘系统重装