我自己写了个生成数据的模块,此时SDRAM读写正常,接到DVI数据的时候就固定0-31bit里的第15BIT出问题,写入FE,出来是7E,生成数据的模块和外部数据的模块还是特意用了同一个时钟域,各位有什么思路吗,谢谢了。
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- 老皮芽子 2021-10-22 11:55关注
要先排除硬件可能的错误,比如 DVI 转换芯片与FPGA 接线、焊接是否有问题。
在排除硬件的原因外,单纯 Verilog 程序的问题的话,需要注意几点。
1:DVI 接收的时钟和 SDRAM 的时钟肯定不是同一时钟域,需要用FIFO隔开。
2:DVI 与 FPGA 之间的管脚没做约束,会造成时序不稳读写出错本回答被题主选为最佳回答 , 对您是否有帮助呢?解决 无用评论 打赏 举报
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