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最新最热精华悬赏待回答 筛选
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我用quartus生成了FIR核,然后把波形文件做成.mif文件放入了ROM中,之后连接了图形化电路(图一)。然后就不知道该怎么看到输出的波形了。 我试了VWF仿真,虽然能跑,但结果里看不到波形,只有

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求问基于FPGA,Vivado,VHDL任意大小的矩阵加法运算

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用野火的升腾mini做基于以太网的图片传输时,将bin文件加载到网络调试助手,接收不到数据

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请教一下如何用Vivado实现任意大小的矩阵加法运算,VHDL语言,本人只会实现固定矩阵大小的加法运算,不知道如何改变去实现任意大小,求指教,非常感谢!急

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如图,时钟IP生成的不同时钟,时钟1对时钟2有数据发送,所以我想实现时钟1到时钟2的时序约束 所以写入时钟约束 set_false_path -from [get_clocks clk_10M_cl

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刚开始学习FPGA,软件搞了好久装不了,问下Win11可以安装哪个版本的vivado软件

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雷达脉压之后,脉冲积累怎么实现?我知道是纵向fft,但是用vivado 编写verilog代码真的很难敲。

回答 初 末
采纳率91.7%
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该程序需要实现的功能是用VHDL语言设计74LS194移位寄存器模块。移位寄存器是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。74 LS194是一个4位双向移位寄存器

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数字下变频模块大家得出的图形都是这样的吗?为啥我的出来的乱七八糟?如下:

回答 初 末
采纳率91.7%
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问题遇到的现象和发生背景 在用VHDL实现CRC校验过程中,选用的检验多项式为CRC4:X^4 + X +1。 原始数据信号:A_1(仿真图中为TEST2_t);CRC验证码:CK2_t (仿真图中为

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代码如下 module Clock_divide(clk,rst_n,clk_10M,clk_30M,locked); input clk; input rst_n; output clk_10

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quartus Ⅱ vhdl写的顶层文件编译中出现Error (10500): VHDL syntax error at integrated.vhd(18) near text "signal";

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问题遇到的现象和发生背景 使用Verilog语言编写了按键控制呼吸灯程序,但是不知道怎么修改相关参数来控制呼吸灯的闪烁频率 问题相关代码,请勿粘贴截图 module led_breath_1(

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**结果__**:light_s与light_w都是输出,但是这个三段式中,st_curr也即现态始终不能立即变为st_next,尝试过改阻塞非阻塞但没有任何用输出结果都一样。**题目:__**一个

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如何为用户自定义的ip核生成license授权文件,有什么工具吗?

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刚开始入门Verilog语言,然后都不知道使用什么编程软件进行编程,视频教程都是开始就教学语法,不知道怎么学习。What should I do?

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城域网网关里用到FPGA,有的功能可以用硬件实现也可以用软件实现,这个是什么意思?FPGA是用作网卡上的芯片是这个意思吗 是作为一个外设吗?硬件防火墙是不是在操作系统级别处理的意思,不然硬件是什么意思

weixin_44508116
采纳率0%
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我想把十四位的二进制变成64位的二进制,然后后面和最高位补零,请问需要怎么编代码

Stephendz
采纳率0%
  • 1

这个电路下面的校时电路应该怎麽连(校时,校分,校秒),最好能给我讲解下原理,有精力的话再帮我讲一下报时器

m0_70742533
采纳率100%
  • 2

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毕设需求一个三态opamp来放大fpga输出的1,0和高组态三种状态的运放.找了好久实在没找到好用的……请问有这种东西吗?大概工作频率是5Mhz,输出电压是8V

qq_44009367
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module dds ( clk , reset , div , choose , data ); input [5:0] div ; input [1:0] choose ; input cl

阔你急哇
采纳率100%
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怎么把同相比例运算电路得到的信号,用单限比较器比较。这是我的连接方法,和示波器结果,感觉不对啊。

houzi2526
采纳率50%
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问题如下 代码如下 该如何改正不知到如何修改请求帮助Error (10170): Verilog HDL syntax error at prj.v(1) near text ";"; expec

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问题遇到的现象和发生背景 Verilog使用变量索引 问题相关代码 `timescale 1ns / 1ps module testbench( input [15:0]Opcode, output

早安不安
采纳率50%
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    回答

学习ic验证,这几段代码,没理解啊 。求zhu 关于#casting#的问题,如何解决

m0_68639228
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用verilog hdl实现一个能显示真实时间的电子钟,搜了很多都是手动设置初始时间的,有没有知道如何自动校时的。之前去知乎问,有一个说GPS和arm端我都不会,查也查不到具体的东西。我在想不能直接读

回答 c_zuo
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FPGA接了一个16位DDR3,发现后面8位的接线有问题,但前8位是对的,这样可以只用前8位吗?如果只用前8位,具体的FPGA该怎么去配置它?因为现在只使用前8位没有连接上,不知道是不能只使用前8位还

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要求:利用JK触发器设计同步二进制递减计数器,数码管显示3位同步二进制递减计数器的设计与实现”在《电子技术I》理论课程学至时序逻辑电路时完成。利用该项目促进学生对本模块理论课教学的理解,实现达到培养学

正343
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题目:流水灯设计(有两种以上设计方案)设计要求:控制8只LED灯,周而复始地从LED1~LED8,延时点亮,产生流水效果。需设定合适的延时时间:延时时间太短,由于人眼视觉暂留,看到的是8个LED同时点

Verilog小白
采纳率100%
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交通信号灯控制系统仿真后,仿真波形只输出了初始值,不继续,没有波形的波动是怎么一回事啊