MangoPapa 2021-10-21 20:05 采纳率: 0%
浏览 62

【观点】UVM 已经走到了 IEEE1800.2，下一步该怎么走？

UVM 已经走到了 IEEE1800.2，正式称为了 IEEE 标准，下一步该怎么走？

  • 写回答

1条回答 默认 最新

  • 伞布朗熊 2021-10-22 17:29
    关注

    1800-2012是我现在看的，大神你现在已经到哪版本了

    评论

报告相同问题？

  • uvm_sequence机制中重要task的拆解
    2025-12-17 00:05
    Amber_Zebra的博客 start()任务不是在uvm_sequence中声明的，而是在uvm_sequence_base中声明的，所以uvm_sequence继承了uvm_sequence_base中的start()方法。，确保了 sequence 在 UVM 复杂环境下的安全运行。
  • UVM: 1_UVM历史等介绍
    2015-06-03 15:55
    tingtang13的博客 3）2005年成为IEEE standard，即 IEEE Standard 1800 — 2005. 4）最新版是IEEE Standard 1364 — 2012. 1.3小结 1）systemverilog 包含了verilog的=所有feather，我觉得verilog可以不要了。 2）...
  • SystemVerilog 芯片验证书单
    2024-06-26 15:01
    hzmscut的博客 比较新的一本书，将UVM讲解得比较全面，有大量的代码和图表，连IEEE 1800.2和UVM 1.2的差异点feature都特意标注了出来，里面很多example都跟实际复杂工程很贴切，唯一的缺点估计只是份量有点足，可以从入门一直用到...
  • 数字IC仿真实战：从NCVerilog到Xcelium的Cadence工具链演进
    2025-11-01 06:59
    sre5engineer的博客 本文系统梳理了Cadence数字IC仿真工具链从NCVerilog到Xcelium的演进历程。通过对比分析各代工具的核心特点与实战应用，重点阐述了Xcelium在多核并行仿真、增量编译等方面的性能飞跃，并分享了SimVision波形调试的...
  • 这所大学的微电子专业培养方案如何？
    2019-04-17 14:48
    路科验证的博客 ​ 本文来自我在知乎的回答，更多内容可阅读原文。 ...对于本科生的培养，这份培养方案用一句话来形容，那就是“全院的老师各显神通，但就业？...我并不是特指这一份培养方案...但是，这能单方面归咎到高校？还是老...
  • SystemVerilog接口(Interface)与虚接口(Virtual Interface)深度解析
    2026-02-21 11:07
    bc宝懂一点IC的博客 endinterface 接口实例化：在模块中，接口可以像普通模块一样被实例化，并连接到顶层信号或其他接口。例如： module top ( input bit clk, input bit rst ); simple_bus_if bus_if (.clk(clk), .rst(rst)); // DUT...
  • SystemVerilog任务(Task)与函数(Function)的使用规范与最佳实践
    2026-02-21 11:12
    bc宝懂一点IC的博客 我们了解到Task因其包含时间消耗语句的能力，适用于时序相关的操作；而Function则专注于纯组合逻辑计算，不占用仿真时间。通过合理选择和使用Task与Function，并遵循良好的编程规范，验证工程师可以构建出高效、健壮...
  • iverilog系统学习：支持SystemVerilog特性的版本对比
    2026-01-20 07:33
    clowntom的博客 虽然它遵循IEEE 1364（Verilog）和部分IEEE 1800（SystemVerilog）标准，但其开发节奏缓慢，且由个人主导维护，导致对现代语言特性的跟进严重滞后。 这意味着： 同样一段 .sv 文件，在v10和v13上可能表现完全不同；...
  • 单精度浮点数转换的流水线硬件设计详解
    2025-12-30 01:56
    不爱说话的我的博客 深入剖析单精度浮点数转换在硬件流水线中的实现机制，聚焦数据通路优化与时序控制策略，提升运算效率与吞吐率，适用于高性能计算场景下的单精度浮点数转换需求。
  • iverilog与ModelSim对比：核心要点解析
    2025-12-23 07:11
    格拉摩根终身伯爵的博客 1. 完整的语言支持 全面支持 IEEE 1364（Verilog）、IEEE 1076（VHDL）、IEEE 1800（SystemVerilog） 支持 assertion、coverage、constraint-random testing 内置 UVM library，可直接搭建复杂验证平台 2....
  • 知乎好文|我的劝退之总结篇
    2019-04-17 14:46
    路科验证的博客 那我又是如何走到这一步的呢？ 下面我先谈谈劝退专业差的两个表象： 劝退专业实验环境差，工作环境差，安全隐患大，安全事故多。 劝退专业就业形势差，工作难找，待遇低，位置偏远。 二、...
  • VPI step by step(1)
    2017-08-27 15:00
    seabeam的博客 本文主要参考”The Verilog PLI Handbook(Second Edition)”, 权当读书笔记。...或者直接使用UVM自带现成的DPI lib, 已经可以满足不少需求。然后类似C与汇编的关系，VPI更接近与底层Verilog与C的交互，
  • 如何学好FPGA
    2017-03-10 10:53
    weixin_30952103的博客 如果此时能够下载到FPGA外挂的flash，FPGA程序能够从flash启动,表明FPGA的最简单设计你已经成功，可以到下一步。 FPGA学习步骤4、设计稍微复杂的代码，下载到目标板看看结果。 可以设计一个UART程序，网上有参考，你...
  • UVM验证方法学经典学习资料与实战指南
    2025-11-28 03:23
    飙车致死法厄同的博客 从OVM到IEEE 1800.2：一场方法学的进化 UVM起源于Accellera组织推动的OVM（Open Verification Methodology），由Cadence和Mentor两大EDA厂商联合贡献代码基础。它的诞生本身就体现了行业对统一标准的迫切需求：过去...
  • 没有解决我的问题, 去提问

问题事件

  • 创建了问题 10月21日