liangrubincn 2021-11-01 14:22 采纳率: 100%
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已结题

这个写法和或门相比有什么区别吗？

verilog
两个输入a，B
一个输出c

c=a？1'b1:（B？1'b1:1'b0）；

还想请教一下二者的优势和缺点，哪一个更稳些，哪一个对fpga来说消耗少些。谢谢～

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  • 老皮芽子 2021-11-01 15:54
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    编译出得结果不一样
    用你这个写法，编译出来是一个二选一
    这最终不会影响结果正确性

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