Vivado 2018.3仿真verilog报错，疑似仿真代码没有正确调用模块？

Question

[DRC NSTD-1] Unspecified I/O Standard: 4 out of 4 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board power or connectivity affecting perfo
[Vivado 12-1345] Error(s) found during DRC. Bitgen not run.

Answer 1

这个报错的意思是io的电平标准没有被设置，可能会存在错误，要求重新设置电平标准。应当是存在于约束文件当中，或者是在实现/综合/rtl步骤中进行io planning的时候仅约束了管脚没有约束电平导致的，和仿真没有关系