问题遇到的现象和发生背景
已经在simulink运行成功，之后想生成Verilog ，出现警告，是因为我的电脑太拉跨了吗
运行结果及报错内容
我的解答思路和尝试过的方法
我对着书中历程一样的，不知道我咋就不行哦，我电脑8G内存一直用quartus ii vivado,没用过，估计会卡死
我想要达到的结果
生成出来verilog .v文件，想拿到quartus里运行试试
使用system generater 生成verilog.报错，不知道是什么问题导致
- 写回答
- 好问题 0 提建议
- 追加酬金
- 关注问题
分享- 邀请回答
-
0条回答 默认 最新
- 2023-02-26 11:41回答 3 已采纳 以下答案引用自GPT-3大模型,请合理使用： 答案：第一种： always @(*) begin out<=state==D?1:0; end 因为当当前状态为D时，o
- 2022-11-24 11:42回答 1 已采纳 仿真是帮你了解发现代码中的错误一些简单的代码可能不需要仿真当一个稍微复杂一点的代码，在写代码的过程中不出错是小概率事件，出错是正常的。我们在进行仿真时能查看我们代码中的所有信号的变化。这对我们找BUG
- 2021-11-06 12:50回答 3 已采纳 这个报错的意思是io的电平标准没有被设置，可能会存在错误，要求重新设置电平标准。应当是存在于约束文件当中，或者是在实现/综合/rtl步骤中进行io planning的时候仅约束了管脚没有约束电平导致的
- 2023-03-10 11:53漂洋过海的鱼儿的博客 用system generator生成Verilog代码步骤
- 2021-12-04 15:32回答 1 已采纳 和c语言的{}一样。不用begin end 只能写一条执行语句。当需要执行多条指令时，必须要用begin end
- 2023-02-10 15:19回答 1 已采纳 以下是在 Ubuntu 系统上安装 SV2V 的详细步骤：1、安装必备软件：在终端输入以下命令： sudo apt-get install g++ libboost-all-dev 2、下载源代码：
- 2021-12-05 23:51回答 2 已采纳 case({sr9,sr8,sr7,sr6,sr5,sr4,sr3,sr2,sr1,sr0})在这条语句前加个 else 改成这样就没 latch 的警告了else case({sr9,sr8,sr7
- 2021-07-25 21:22Jasper兰的博客 Windows下高效Verilog/System Verilog 开发环境搭建 0. 前言 在我们工程设计的过程中，经常会存在不直接跑EDA软件（如Vivado Quartus）编写Verilog 以及SV代码的情景 。 今天我就来安利大家一个小巧的Verilog/...
- 2022-09-23 17:24回答 1 已采纳 1.a=5/2;等效与a=2 会把5/2直接当2处理。2.a=b/7 综合后会优化成乘法，和c 语言优化成魔法数相乘类似。3.a=b/c 综合后会是个除法电路，可能会调用dsp,也可能会是移位想减。与
- 2022-03-31 23:10回答 3 已采纳 代码，仿真都有问题代码这么改 `timescale 1ns / 1ps module single_port_synrdwr#( parameter DATA_WIDTH = 8,
- 2022-01-22 18:26回答 1 已采纳 知道了。这里的报错是指的是仿真时的do文件，而不是代码本身。在改上一个error时，把do文件里第5行代码删了，所以出现了该报错。并不是要删整行，是只需要删-novopt
- 2022-02-09 07:41
Error (10003): Can‘t open encrypted VHDL or Verilog HDL file....current license file does not...报错解决Water_Sounds的博客 Error (10003): Can't open encrypted VHDL or Verilog HDL file -- current license file does not contain a valid license for encrypted file - 2022-01-03 10:23回答 1 已采纳 verilog 没有浮点数的定义，要实现小数，可以用定浮点的办法。比如将一个小数放大 2^N 倍后去处理。比如将一个小数放大256倍后，最后的8位是小数部分。假设我们只看这最后的8位，小数部分。000
- 2022-02-05 02:40fpga和matlab的博客 在Verilog中，对于循环功能的实现，主要通过for语句来实现。 在verilog中，for循环的主要功能用于赋值和延迟两个功能，下面对这两个功能的实现进行介绍。 1.赋值功能 首先来看一个例子： `timescale 1ns / 1ps ...
- 2023-09-14 01:37孤独的单刀的博客 你真的知道什么是 Verilog吗？
- 没有解决我的问题, 去提问
问题事件
系统已结题
11月27日
创建了问题
11月19日
悬赏问题
- ¥15 多址通信方式的抗噪声性能和系统容量对比
- ¥15 winform的chart曲线生成时有凸起
- ¥15 msix packaging tool打包问题
- ¥15 finalshell节点的搭建代码和那个端口代码教程
- ¥15 Centos / PETSc / PETGEM
- ¥15 centos7.9 IPv6端口telnet和端口监控问题
- ¥20 完全没有学习过GAN，看了CSDN的一篇文章，里面有代码但是完全不知道如何操作
- ¥15 使用ue5插件narrative时如何切换关卡也保存叙事任务记录
- ¥20 海浪数据 南海地区海况数据，波浪数据
- ¥20 软件测试决策法疑问求解答