quartus ii 打开rtl视图，计数器等定义的寄存器会一位一位逻辑展开

问题：代码中定义的用来计数等作用的多为寄存器，在rtl视图中会一位一位的展开。用网络上别人的程序也会展开。使用时序逻辑和组合逻辑完全分开编写的方法使寄存器合并，但是代码量加大太多，并且功能复杂会产生lanch和同一变量不可避免在不同always中使用等问题。

最近搞了一个多星期，解决不了，不知道是软件的问题还是什么问题。在网上很多能正常生成rtld的例程的源码，复制过来也会展开。

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