xiaobaibababa
2022-01-22 18:26
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quartus lite版verilog编译无问题,仿真出现错误指令

**######
quartus 20.1 lite 版本,编译无问题,使用自带仿真器仿真时报错。

问题相关代码

module MUX41a(a,b,c,d,s1,s0,y);
input a,b,c,d;
input s1,s0;
output y;
reg y;
always @(a or b or c or d or s1 or s0)
begin : MUX41
case({s1,s0})
2'b00 : y<=a;
2'b01 : y<=b;
2'b10 : y<=c;
2'b11 : y<=d;
default :y<=a;
endcase
end
endmodule
**###### 运行结果及报错内容
-- Compiling module MUX41a_vlg_vec_tst

Top level modules:
MUX41a_vlg_vec_tst
End time: 18:09:20 on Jan 22,2022, Elapsed time: 0:00:00
Errors: 0, Warnings: 0
Executing ONERROR command at macro ./MUX41a.do line 5**

Error.

我的解答思路和尝试过的方法

很迷茫,暂时还不知道应该怎么解决。

我想要达到的结果**

希望可以帮忙看看,万分感谢!

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