Verilog HDL程序遇到的输出问题

Question

问题遇到的现象和发生背景

目标：统计三位输入中“1”的个数并输出。
我的思路：分别设置一个比较器（3位）和计数器（2位），利用循环结构、if条件和移位运算符让比较位按位与输入信号进行比较，当满足条件时计数器值+1，循环至所有位数比较完为止。
遇到的错误：输出结果错误。

问题相关代码

module top_module(
input [2:0] in, //三位输入
output [1:0] out //统计输出
);
integer i;
always@(*)
begin
reg [1:0] counter = 0; //计数器，用于在循环中临时保存“1”的个数
reg [2:0] compare = 3'b001; //比较器，比较位为1，其余位为0
for(i=0;i<3;i=i+1)
begin
if(compare[i] == in[i])
counter = counter + 1; //当if条件为真时，计数器
compare = compare << 1; //比较位左移1位
end
out = counter; //循环结束后输出统计结果
end
endmodule

运行结果及报错内容

Answer 1

module top_module
(
    input [2:0]        in, //三位输入
    output [1:0]    out //统计输出
);
    integer i;
    reg [1:0] counter = 0; //计数器，用于在循环中临时保存“1”的个数

    always@(*)
    begin
        counter = 0;
        for(i=0;i<3;i=i+1)
        begin
            counter = counter + in[i]; //当if条件为真时，计数器
        end
    end
    
    assign    out = counter; //循环结束后输出统计结果
endmodule