fpga多输入传输延时？以及如何同步输入

Question

一个fpga产生的输入信号传给多个fpga 这些fpga都为输入 要保证这些输入同步。由于信号传输时经过缆线会有延时 如何在软件上（不用示波器）确定延时的具体大小 ？如何使输入信号同步输入？

Answer 1

你可以阅读下关于FPGA 管脚约束的文档
一般组合逻辑下这些延约束很麻烦，组合逻辑下也很难实现高速逻辑。
一般用同步方式去处理，比如一个总线是由一个时钟和8个数据线组成，要求这8个数据线输入同步。
这可以用简单的管脚约束就能实现这8个数据线同步到达FPGA内部的逻辑。
比如可以这么约束
##pclk 100MHz
create_clock -period 10.0 -name pclk [get_ports pclk]
set_input_delay -clock [get_clocks pclk] -add_delay 0.000 [get_ports dat[*]]