在Verilog语言中，语句快中间的@语句是什么意思啊？

Question

再看《深入浅出玩转fpga》一书时，发现了一个原来没有见过的写法(p108)，如下：

task write;
  input [7:0] wadd;
  input [7:0] wdat;
 begin
  ad_dt<= wadd;
  ale <= 1'b1;
  rw<= 1'b1;
  @(posedge rdy);
  ad_dt <= wdat;
  ale <= 1'b0;
  @(negedge rdy);
end
endtask

书中解释这段代码是向指定地址存指定数据。
请问这个begin-end语句块里面为什么要放一个@（）？

Answer 1

@英文为 AT, 就是表示条件
@一直翻译为AT的，其实和邮箱地址中的@一样，不过就是邮箱中的@表示位置而已
然后来看这个句子 @(negedge rdy); 这个negedge就是下降沿 rdy就是就绪信号

希望对题主有所帮助！可以的话，帮忙点个采纳！