拾玖SJ 2022-04-08 09:27 采纳率: 50%
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已结题

modelsim仿真verilog时总是no data

问题遇到的现象和发生背景

几天前modelsim仿真可以正常出波形
昨天用的时候不知道怎么的,所有的代码仿真都没有波形,都显示no data
相同的代码在别人那边由波形,我的没有

问题相关代码

以一个计数器为例,代码和仿真结果如下:

原代码
module counter100(
input clk,
input reset,
output reg [6:0] c);

always@(posedge clk or negedge clk)
if(reset)
c<=7'b0;
else
if(c==7'b1100100)
c<=7'b0;
else
c<=c+1;
endmodule

测试
module counter100_tb;
reg clk;
wire [6:0]c;
reg reset;

counter100 U(clk,reset,c);

always #5 clk=~clk;

initial
begin
clk=0;
reset=1;
#15 reset=0;
#6000 $finish;
end

endmodule

运行结果及报错内容

img



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4条回答 默认 最新

  • xuxiulive 2022-04-08 13:55
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    modelsim run了多久? 可以试试输入脚本 run -all

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