真不会写,害,麻烦帮我看看,各位
仿真是可以像普通83编码器的仿真那样写么,就Verilog testbench
收起
testbench这样写
`timescale 1ns/1ns //设置时间单位和精度
module encoder83_tb; //定义测试模块
//端口声明
reg[7:0] d;
wire[2:0] q;
parameter DELAY=50;
priority_encoder_202121333064 c1(q,d);//调用被测试模块
//设置激励波形
always
begin
d=8'b1111_1111;
#DELAY d=8'b0111_1111;
#DELAY d=8'b1011_1111;
#DELAY d=8'b1101_1111;
#DELAY d=8'b1110_1111;
#DELAY d=8'b1111_0111;
#DELAY d=8'b1111_1011;
#DELAY d=8'b1111_1101;
#DELAY d=8'b1111_1110;
end
initial
begin
$monitor($time,,,"d=%b,q=%d",d,q);
#2500 $finish;
end
endmodule
报告相同问题?