遇到这样一个问题，24位的数据要转成8位的，打算用FIFO去做，发现ip核不可以输入24位输出8位，只可以输入输出偶数倍关系。那我现在应该怎么转换位宽啊。
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hhh_fpga 2022-05-10 13:37关注如果24bit数据不是连续的，那就完全可以不用fifo了，直接从24bit截取8bit数据就可以了，只不过1个24bit数据，需要三个时钟才能输出三个8bit的数据。
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- 2022-05-06 17:52回答 2 已采纳 如果24bit数据不是连续的，那就完全可以不用fifo了，直接从24bit截取8bit数据就可以了，只不过1个24bit数据，需要三个时钟才能输出三个8bit的数据。
- 2022-10-18 23:17回答 2 已采纳 用两级 FIFO 最简单一级FIFO 写32位，读 4 位(最大8:1)二级FIFO 写4位，读 1 位
- 2022-03-31 23:10回答 3 已采纳 代码，仿真都有问题代码这么改 `timescale 1ns / 1ps module single_port_synrdwr#( parameter DATA_WIDTH = 8,
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- 2022-01-03 10:23回答 1 已采纳 verilog 没有浮点数的定义，要实现小数，可以用定浮点的办法。比如将一个小数放大 2^N 倍后去处理。比如将一个小数放大256倍后，最后的8位是小数部分。假设我们只看这最后的8位，小数部分。000
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- 2020-10-19 12:16回答 1 已采纳 不需要
- 2022-09-23 17:24回答 1 已采纳 1.a=5/2;等效与a=2 会把5/2直接当2处理。2.a=b/7 综合后会优化成乘法，和c 语言优化成魔法数相乘类似。3.a=b/c 综合后会是个除法电路，可能会调用dsp,也可能会是移位想减。与
- 2021-12-05 23:51回答 2 已采纳 case({sr9,sr8,sr7,sr6,sr5,sr4,sr3,sr2,sr1,sr0})在这条语句前加个 else 改成这样就没 latch 的警告了else case({sr9,sr8,sr7
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- 2023-06-15 12:04yishuihan-Oliver的博客 状态机相当于一个控制器，它将一项功能的完成分解为若干步，每一步对应于二进制的一个状态，通过预先设计的顺序在各状态之间进行转换，状态转换的过程就是实现逻辑功能的过程。使得整个代码看上去更加清晰易懂，在...
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