- 既然每个module之间,每个module的always之间都是并行的,那么还写成不同的module意义在哪里?
- always组合逻辑电路中当敏感变量为*时,而语句块中有if else语句,那么这个敏感变量除了指代语句块中赋值语句语句右边的变量,还是否指代条件语句中的条件变量?
- 非阻塞赋值是要在end语句块结束时,那么这个always的end指的是同级还是endmodule?
Verilog的always语句疑惑
- 写回答
- 好问题 0 提建议
- 追加酬金
- 关注问题
- 邀请回答
-
2条回答 默认 最新
- 逍遥xiaoy 2022-05-19 20:02关注
1.分成不同的模块方便设计也方便后序的更新,输入输出端口更加明确,而且可以例化使用多个相同的module。
2.*指的是所有的变量变动
3.同级的,每个always模块是独立的,不可以在多个always模块中对同一个变量赋值本回答被题主选为最佳回答 , 对您是否有帮助呢?解决 无用评论 打赏 举报
悬赏问题
- ¥15 多电路系统共用电源的串扰问题
- ¥15 shape_predictor_68_face_landmarks.dat
- ¥15 slam rangenet++配置
- ¥15 有没有研究水声通信方面的帮我改俩matlab代码
- ¥15 对于相关问题的求解与代码
- ¥15 ubuntu子系统密码忘记
- ¥15 信号傅里叶变换在matlab上遇到的小问题请求帮助
- ¥15 保护模式-系统加载-段寄存器
- ¥15 电脑桌面设定一个区域禁止鼠标操作
- ¥15 求NPF226060磁芯的详细资料