xilinx FPGA 代码没改，加了抓信号功能就正常了，这是怎么回事？

Question

xilinx FPGA VU37P芯片，使用了一个14位的地址线存储uram，不加抓信号时地址的高位一直没生效，打开schematic也能看到这条地址线连上了，加了抓信号就正常了，这是怎么回事？

Answer 1

可能综合被优化掉了，加入 debug 时，信号被保留不优化。