[Synth 8-448] named port connection 'clk_72MHz_out' does not exist for instance 'instance_of_clk_wiz_0' of module 'clk_wiz_0' ["C:/Users/22872/Desktop/pri_uart_release/source/verilog/top_module.v":63]
这个要怎么解决呢
vivado如下报错
- 写回答
- 好问题 0 提建议
- 追加酬金
- 关注问题
- 邀请回答
-
2条回答 默认 最新
- falwat 2022-08-11 12:10关注
clk_wiz_0 应该是ip核,你确认一下这个ip核是否有clk_72Mhz 这个端口。实例化时建议你直接拷贝ip核的实例化模板,这样不容易出错
解决 1无用 1
悬赏问题
- ¥15 关于#计算机视觉#的问题:求一份高质量桥梁多病害数据集
- ¥50 如何将脑的图像投影到颅骨上
- ¥15 提问一个关于vscode相关的环境配置问题,就是输入中文但是显示不出来,代码在idea可以显示中文,但在vscode不行,不知道怎么配置环境
- ¥15 netcore使用PuppeteerSharp截图
- ¥20 这张图页脚具体代码该怎么写?
- ¥20 WPF MVVM模式 handycontrol 框架, hc:SearchBar 控件 Text="{Binding NavMenusKeyWords}" 绑定取不到值
- ¥15 需要手写数字信号处理Dsp三个简单题 不用太复杂
- ¥15 数字信号处理考试111
- ¥15 allegro17.2生成bom表是空白的
- ¥15 请问一下怎么打通CAN通讯