m0_73336980 2022-08-17 19:01 采纳率: 33.3%
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已结题

Verilog计数器提问

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编写由D触发器构成的4位二进制异步计数器仿真出错,请问怎么修改

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  • 老皮芽子 2022-08-17 20:03
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    dd 代码有问题,把代码贴在代码区,我可以复制过来帮你修改代码。

    module dd(
    input clk,d,
    output  q,nq);
    reg qr=0;
    always@(posedge clk)
    begin
    qr<=d;
    end
    assign q=qr;
    assign nq=~qr;
    endmodule
    
    
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