vivado目录下有一些ttcl文件不是ascii文本格式，而是以XlxV50EB开始的十六进制文件，这种文件要怎么产生?
0条回答 默认 最新
- 2022-03-29 16:58回答 1 已采纳 这个 IP 我没用过，也没研究过看你的说明 [47：24]为虚部，[23:0]为实部用法：数据赋给[23：0]，而高位则直接赋了24位0感觉没问题，你送的数据有正数、负数是有符号数，这样做没问题。FF
- 2022-05-11 15:41回答 1 已采纳 把激励文件贴出来，贴在代码区在 Simulation Sources 里面
- 2022-08-23 09:49回答 1 已采纳 这个问题可不是几句话就能说清楚。我以我所设计过的视频产品为例，唠叨几句。不见的正确，最少可以有个参考。在一个设计中，上位机配置的参数几乎就是这个设计中 FPGA 内部的全局变量，而 FPGA 又没有全
- 2021-02-04 23:38桂能的博客 .coe格式的数据文件简介在Vivado中，对rom进行初始化的文件是.coe文件.它的格式如下：memory_initialization_radix=10;memory_initialization_vector=65534,65533,...,60211;其中，memory_initialization_radix=10;...
- 2022-04-11 20:15回答 1 已采纳 愁死人了，也不贴代码，记得贴在代码区，别截屏。
- 2022-05-31 12:17回答 1 已采纳 你看下你的激励文件，时钟的频率被你整错了，看波形文件，你整成20ns 50MHz 的时钟了。看你的IP设置是需要100MHz 时钟的。
- 2022-05-15 22:30
vivado2019.2通过block memory生成的AXI4接口的IP核，testbench中想通过对ip核的输入端口赋值的方式模拟单次读请求，无法读取数据，arready信号始终没有拉高
fpga开发
硬件工程
回答 3 已采纳 resetn_i 不对，应该是先0后1 initial begin resetn_i <= 0; #100 resetn_i <= 1; end axi_bready - 2021-01-30 12:51weixin_39917811的博客 作者：桂。时间：2018-05-0321:16:03前言FPGA调试需要抓取特定信号，一个直观的思路是：保存抓取的信号，...(2)上板测试，trigger到想要的实时数据，用一句TCL语句保存为ila格式的文件，那句话是write_hw_ila_data ...
- 2023-02-13 14:04回答 2 已采纳 "Launcher time out" 错误通常意味着 Vivado 应用程序在启动过程中超时，无法正常加载。这可能是由于以下几个原因造成的：1、系统资源不足：如果系统内存或处理器不足，则可能无法启动
- 2022-06-23 12:16回答 1 已采纳 你的约束生效了，没有问题。你最后贴的图中没有 clk_10M_clk_wiz_0 to clk_5M_clk_wiz_0 这一条就说明你的约束生效了。
- 2022-05-12 16:52回答 1 已采纳 思路可行，不过myip 模块最好再与pcie之间加个中断信号。myip收到数据后通过中断告诉pcie的主机通过pcie读取数据。我写的一些文章，是关于pcie读写can的，你可以看下，希望能给你有些启
- 2020-12-31 09:47少横的博客 二进制十进制间小数怎么转换？感兴趣的小伙伴们快来了解一下吧。工具/材料纸、笔十进制的小数到二进制的转换01步骤：1.小数部分*2；2.得到的结果*2，取整数部分。3.得到的结果*2，取整数部分。4.一直乘以2，直到...
- 2022-07-31 01:46 安装vivado2019.1时一直报错There is no valid Xilinx installation that this Update can be applied to”。
fpga开发
嵌入式硬件
硬件工程
回答 1 已采纳 下载的是更新包，如果设备没有预装vivado的情况下就会出现这种问题；可以下载完整版本https://china.xilinx.com/support/download.html
- 2018-05-16 13:20Vivado及ISE仿真中文件读取操作整理：测试数据以txt文本形式存储，然后添加到工程中，在使用$readmemb的时候，需要txt文本的全部路径。个人尝试了先使用fopen打开文本，然后再使用$readmemb读取，没有成功，好像不能...
- 2020-08-10 22:22本系列的博客主要是进行基础的设置，为下一步的工作做准备，其中很重要的一个步骤就是导出硬件到SDK，由于IP，设计必须导出到SDK的设计中。
- 2023-02-26 10:58LiangWF22的博客 在使用Vivado软件进行Verilog程序仿真时可能需要对模块输入仿真的数据，因此我们需要一个产生数据的方法（二进制或者十六进制的数据），Matlab软件是一个很好的工具，当然你也可以使用VS等工具。
- 2020-12-31 09:47房车实话实说的博客 已经对SoC设计实验需要用到的相关软件工具进行了简单的介绍，文章链接如下：人生状态机：如何高效利用Arm DesignStart计划开放的处理器核-工具篇zhuanlan.zhihu.com由于SoC设计实验中既包含硬件的实现(Arm Cortex ...
- 2023-09-25 17:34matlab生成vivado可用的coe正弦文件
- 2020-12-31 09:46江南雪屋的博客 https://blog.csdn.net/wordwarwordwar/article/details/71250232Vivado套件中的Debugger(类似ISE套件中的ChipScope)提供了在本地窗口中查看硬件实时数据的途径,但是无法导出类似ChipScope中的.prn这种文本数据格式,...
- 没有解决我的问题, 去提问
问题事件
系统已结题
8月27日
创建了问题
8月19日
悬赏问题
- ¥15 winform的chart曲线生成时有凸起
- ¥15 msix packaging tool打包问题
- ¥15 finalshell节点的搭建代码和那个端口代码教程
- ¥15 用hfss做微带贴片阵列天线的时候分析设置有问题
- ¥15 Centos / PETSc / PETGEM
- ¥15 centos7.9 IPv6端口telnet和端口监控问题
- ¥120 计算机网络的新校区组网设计
- ¥20 完全没有学习过GAN，看了CSDN的一篇文章，里面有代码但是完全不知道如何操作
- ¥15 使用ue5插件narrative时如何切换关卡也保存叙事任务记录
- ¥20 海浪数据 南海地区海况数据，波浪数据